Xeon Phi

Xeon Phi

Xeon Phi 5100 sin disipador de calor
información general
Lanzado	2010
Interrumpido	2020 [1]
Comercializado por	Intel
Diseñado por	Intel
Fabricante común	Intel
Actuación
Frecuencia máxima de reloj de la CPU	1,053 GHz a 1,7 GHz
Cache
Caché L1	32  KB por núcleo
Caché L2	512  KB por núcleo
Arquitectura y clasificación
Solicitud	Supercomputadoras Computación de alto rendimiento
Nodo tecnológico	Transistores de 45 nm a transistores de 14 nm ( tri-gate )
Microarquitectura	Larrabee
Conjunto de instrucciones	x86-16 (excepto factor de forma del coprocesador), IA-32 , x86-64 [2]
Extensiones	AVX , AVX2 , AVX-512
Especificaciones físicas
Núcleos	32-72
Memoria (RAM)	Hasta 384 GB y 16 GB Hasta DDR4 115,4 GB/s con soporte ECC MCDRAM 400+ GB/s
Zócalos	LGA3647 PCI Express 3.0 x16
Productos, modelos, variantes
Nombres básicos	Ferry de los caballeros El rincón de los caballeros Desembarco de los caballeros Molino de los caballeros Colina de los caballeros
Modelo	Procesador Xeon Phi 3100 Procesador Xeon Phi 5100 Procesador Xeon Phi 7100 Procesador Xeon Phi 7200

Xeon Phi ^[3] es una serie discontinuada de procesadores multinúcleo x86 diseñados y fabricados por Intel . Estaban destinados a usarse en supercomputadoras, servidores y estaciones de trabajo de alta gama. Su arquitectura permitía el uso de lenguajes de programación estándar e interfaces de programación de aplicaciones (API) como OpenMP . ^{[4] [5]}

Xeon Phi se lanzó en 2010. Como originalmente se basaba en un diseño de GPU anterior ( con nombre en código "Larrabee" ) de Intel ^[6] que se canceló en 2009, ^[7] compartía áreas de aplicación con las GPU. La principal diferencia entre Xeon Phi y una GPGPU como Nvidia Tesla era que Xeon Phi, con un núcleo compatible con x86, podía, con menos modificaciones, ejecutar software que originalmente estaba destinado a una CPU x86 estándar.

Inicialmente en forma de tarjetas complementarias basadas en PCI Express , un producto de segunda generación, con nombre en código Knights Landing , se anunció en junio de 2013. ^[8] Estos chips de segunda generación podrían usarse como una CPU independiente, en lugar de solo como una tarjeta complementaria.

En junio de 2013, la supercomputadora Tianhe-2 en el Centro Nacional de Supercomputadoras de Guangzhou (NSCC-GZ) fue anunciada ^[9] como la supercomputadora más rápida del mundo (a junio de 2023 ^[actualizar], es la número 10 ^[10] ). Utilizó coprocesadores Intel Xeon Phi y procesadores Ivy Bridge -EP Xeon E5 v2 para alcanzar 33,86 petaFLOPS. ^[11]

La línea de productos Xeon Phi competía directamente con las líneas Tesla de Nvidia y Radeon Instinct de AMD de tarjetas de aprendizaje profundo y GPGPU. Se suspendió debido a la falta de demanda y a los problemas de Intel con su nodo de 10 nm. ^[12]

La microarquitectura Larrabee (en desarrollo desde 2006 ^[14] ) introdujo unidades SIMD muy anchas (512 bits) en un diseño de procesador basado en arquitectura x86 , ampliado a un sistema multiprocesador coherente con la caché conectado a través de un bus de anillo a la memoria; cada núcleo era capaz de realizar múltiples subprocesos en cuatro direcciones. Debido a que el diseño estaba pensado para GPU y computación de propósito general, los chips Larrabee también incluían hardware especializado para el muestreo de texturas. ^{[15] [16]} El proyecto para producir un producto GPU para la venta al por menor directamente a partir del proyecto de investigación Larrabee finalizó en mayo de 2010. ^[17]

Otro proyecto de investigación contemporáneo de Intel que implementó la arquitectura x86 en un procesador de múltiples núcleos fue el " Single-chip Cloud Computer " (prototipo presentado en 2009 ^[18] ), un diseño que imitaba un centro de datos de computación en la nube en un solo chip con múltiples núcleos independientes: el diseño del prototipo incluía 48 núcleos por chip con soporte de hardware para control selectivo de frecuencia y voltaje de los núcleos para maximizar la eficiencia energética, e incorporaba una red de malla para mensajería entre chips. El diseño carecía de núcleos coherentes con la caché y se centraba en principios que permitirían que el diseño se escalara a muchos más núcleos. ^[19]

El Teraflops Research Chip (prototipo presentado en 2007 ^[20] ) es un chip experimental de 80 núcleos con dos unidades de punto flotante por núcleo, que implementa una arquitectura VLIW de 96 bits en lugar de la arquitectura x86. ^[21] El proyecto investigó métodos de comunicación entre núcleos, administración de energía por chip y logró 1,01  TFLOPS a 3,16 GHz consumiendo 62 W de energía. ^{[22] [23]}

El prototipo de placa base MIC (Many Integrated Core) de Intel, llamado Knights Ferry , que incorpora un procesador con nombre en código Aubrey Isle, se anunció el 31 de mayo de 2010. Se afirmó que el producto era un derivado del proyecto Larrabee y otras investigaciones de Intel, incluido el Single-chip Cloud Computer . ^{[24] [25]}

El producto en desarrollo se ofreció como una tarjeta PCIe con 32 núcleos en orden a hasta 1,2 GHz con cuatro subprocesos por núcleo, 2 GB de memoria GDDR5, ^[26] y 8 MB de caché L2 coherente (256 KB por núcleo con 32 KB de caché L1), y un requisito de potencia de ~300 W, ^[26] construido en un proceso de 45 nm. ^[27] En el núcleo Aubrey Isle, un bus de anillo de 1024 bits (bidireccional de 512 bits) conecta los procesadores a la memoria principal. ^[28] El rendimiento de una sola placa ha superado los 750 GFLOPS. ^[27] Las placas prototipo solo admiten instrucciones de punto flotante de precisión simple . ^[29]

Entre los desarrolladores iniciales se encontraban el CERN , el Instituto Coreano de Información Científica y Tecnológica (KISTI) y el Centro de Supercomputación Leibniz . Entre los proveedores de hardware para las placas prototipo se encontraban IBM, SGI, HP, Dell y otros. ^[30]

La línea de productos Knights Corner se fabrica con un tamaño de proceso de 22 nm, utilizando la tecnología Tri-gate de Intel con más de 50 núcleos por chip, y es el primer producto comercial de múltiples núcleos de Intel. ^{[24] [27]}

En junio de 2011, SGI anunció una asociación con Intel para utilizar la arquitectura MIC en sus productos informáticos de alto rendimiento. ^[31] En septiembre de 2011, se anunció que el Centro de Computación Avanzada de Texas (TACC) utilizará tarjetas Knights Corner en su supercomputadora "Stampede" de 10 petaFLOPS, proporcionando 8 petaFLOPS de potencia de cómputo. ^[32] Según "Stampede: A Comprehensive Petascale Computing Environment", los "MIC de Intel (Knights Landing) de segunda generación se añadirán cuando estén disponibles, lo que aumentará el rendimiento máximo agregado de Stampede a al menos 15 petaFLOPS". ^[33]

El 15 de noviembre de 2011, Intel mostró una versión preliminar de silicio de un procesador Knights Corner. ^{[34] [35]}

El 5 de junio de 2012, Intel publicó software de código abierto y documentación sobre Knights Corner. ^[36]

El 18 de junio de 2012, Intel anunció en la Conferencia Internacional de Supercomputación de Hamburgo de 2012 que Xeon Phi será la marca utilizada para todos los productos basados ​​en su arquitectura Many Integrated Core. ^{[3] [37] [38] [ 39] [40] [41] [42]} En junio de 2012, Cray anunció que ofrecería chips 'Knight's Corner' de 22 nm (con la marca 'Xeon Phi') como coprocesador en sus sistemas 'Cascade'. ^{[43] [44]}

En junio de 2012, ScaleMP anunció una actualización de virtualización que permite a Xeon Phi como una extensión de procesador transparente, lo que permite que el código MMX / SSE heredado se ejecute sin cambios de código. ^[45] Un componente importante del núcleo del coprocesador Intel Xeon Phi es su unidad de procesamiento vectorial (VPU). ^[46] La VPU presenta un novedoso conjunto de instrucciones SIMD de 512 bits, conocido oficialmente como Intel Initial Many Core Instructions (Intel IMCI). Por lo tanto, la VPU puede ejecutar 16 operaciones de precisión simple (SP) u 8 operaciones de precisión doble (DP) por ciclo. La VPU también admite instrucciones de multiplicación-suma fusionada (FMA) y, por lo tanto, puede ejecutar 32 operaciones de punto flotante SP o 16 DP por ciclo. También proporciona soporte para números enteros. La VPU también presenta una unidad matemática extendida (EMU) que puede ejecutar operaciones como recíprocas, de raíz cuadrada y logaritmo, lo que permite que estas operaciones se ejecuten de forma vectorial con un alto ancho de banda. La UEM funciona calculando aproximaciones polinómicas de estas funciones.

El 12 de noviembre de 2012, Intel anunció dos familias de coprocesadores Xeon Phi que utilizan el tamaño de proceso de 22 nm: el Xeon Phi 3100 y el Xeon Phi 5110P. ^{[47] [48] [49]} El Xeon Phi 3100 será capaz de más de 1 teraFLOPS de instrucciones de punto flotante de doble precisión con un ancho de banda de memoria de 240 GB/s a 300 W. ^{[47] [48] [49]} El Xeon Phi 5110P será capaz de 1,01 teraFLOPS de instrucciones de punto flotante de doble precisión con un ancho de banda de memoria de 320 GB/s a 225 W. ^{[47] [48] [49]} El Xeon Phi 7120P será capaz de 1,2 teraFLOPS de instrucciones de punto flotante de doble precisión con un ancho de banda de memoria de 352 GB/s a 300 W.

El 17 de junio de 2013, la supercomputadora Tianhe-2 fue anunciada ^[9] por TOP500 como la más rápida del mundo. Tianhe-2 utilizó procesadores Intel Ivy Bridge Xeon y Xeon Phi para alcanzar 33,86 petaFLOPS. Fue la más rápida de la lista durante dos años y medio, la última vez en noviembre de 2015. ^[50]

Los núcleos de Knights Corner se basan en una versión modificada del diseño P54C , utilizado en el Pentium original. ^[51] La base de la arquitectura Intel MIC es aprovechar el legado x86 mediante la creación de una arquitectura multiprocesador compatible con x86 que pueda utilizar las herramientas de software de paralelización existentes. ^[27] Las herramientas de programación incluyen OpenMP , ^[52] OpenCL , ^[53] Cilk / Cilk Plus y versiones especializadas de Fortran, C++ ^[54] y bibliotecas matemáticas de Intel . ^[55]

Los elementos de diseño heredados del proyecto Larrabee incluyen ISA x86, SMT de 4 vías por núcleo, unidades SIMD de 512 bits, caché de instrucciones L1 de 32 KB, caché de datos L1 de 32 KB, caché L2 coherente (512 KB por núcleo ^[56] ) y bus de anillo ultra ancho que conecta procesadores y memoria.

Las instrucciones SIMD de 512 bits de Knights Corner comparten muchas funciones intrínsecas con la extensión AVX-512. La documentación del conjunto de instrucciones está disponible en Intel bajo el nombre de extensión KNC. ^{[57] [58] [59] [60]}

Nombre en código para el producto de arquitectura MIC de segunda generación de Intel. ^[33] Intel reveló oficialmente por primera vez los detalles de sus productos Intel Xeon Phi de segunda generación el 17 de junio de 2013. ^[11] Intel dijo que la próxima generación de productos basados ​​en la arquitectura Intel MIC estará disponible en dos formas, como coprocesador o procesador host (CPU), y se fabricará utilizando la tecnología de proceso de 14 nm de Intel . Los productos Knights Landing incluirán memoria integrada en el paquete para un ancho de banda de memoria significativamente mayor.

Knights Landing contiene hasta 72 núcleos Airmont (Atom) con cuatro subprocesos por núcleo, ^{[75] [76]} utilizando el socket LGA 3647 ^[77] que admite hasta 384 GB de RAM DDR4 2133 "lejana" y de 8 a 16 GB de MCDRAM 3D "cercana" apilada  , una versión del Hybrid Memory Cube . Cada núcleo tiene dos unidades vectoriales de 512 bits y admite instrucciones AVX-512 SIMD, específicamente las Instrucciones Fundacionales Intel AVX-512 (AVX-512F) con Instrucciones de Detección de Conflictos Intel AVX-512 (AVX-512CD), Instrucciones Recíprocas y Exponenciales Intel AVX-512 (AVX-512ER) e Instrucciones de Prefetch Intel AVX-512 (AVX-512PF). Se ha eliminado la compatibilidad con IMCI en favor de AVX-512. ^[78]

El Centro Nacional de Computación Científica para la Investigación Energética anunció que la Fase 2 de su nuevo sistema de supercomputación "Cori" utilizaría coprocesadores Knights Landing Xeon Phi. ^[79]

El 20 de junio de 2016, Intel lanzó la familia de productos Intel Xeon Phi x200 basada en la arquitectura Knights Landing, destacando su aplicabilidad no solo a las cargas de trabajo de simulación tradicionales, sino también al aprendizaje automático . ^{[80] [81]} La línea de modelos anunciada en el lanzamiento incluía solo Xeon Phi de formato de arranque, pero dos versiones del mismo: procesadores estándar y procesadores con estructura de arquitectura Intel Omni-Path integrada . ^[82] Este último se denota con el sufijo F en el número de modelo. Se espera que la estructura integrada proporcione una mejor latencia a un costo menor que las tarjetas de red discretas de alto rendimiento. ^[80]

El 14 de noviembre de 2016, la 48.ª lista TOP500 contenía dos sistemas que utilizaban Knights Landing en el Top 10. ^[83]

La variante de coprocesador basada en PCIe de Knight's Landing nunca se ofreció al mercado general y se discontinuó en agosto de 2017. ^[84] Esto incluía las tarjetas de coprocesador 7220A, 7240P y 7220P.

Intel anunció que descontinuaría Knights Landing en el verano de 2018. ^[85]

Todos los modelos pueden alcanzar sus velocidades máximas, añadiendo 200 MHz a su frecuencia base cuando se ejecutan solo uno o dos núcleos. Cuando se ejecutan desde tres hasta el número máximo de núcleos, los chips solo pueden aumentar 100 MHz por encima de la frecuencia base. Todos los chips ejecutan código AVX alto a una frecuencia reducida en 200 MHz. ^[86]

Knights Mill es el nombre en código de Intel para un producto Xeon Phi especializado en aprendizaje profundo , ^[99] lanzado inicialmente en diciembre de 2017. ^[100] Casi idéntico en especificaciones a Knights Landing, Knights Mill incluye optimizaciones para una mejor utilización de las instrucciones AVX-512. El rendimiento de punto flotante de precisión simple y precisión variable aumentó, a expensas del rendimiento de punto flotante de precisión doble.

Modelos

Knights Hill era el nombre en clave de la arquitectura MIC de tercera generación, cuyos primeros detalles Intel anunció en SC14. ^[101] Se fabricaría en un proceso de 10 nm. ^[102]

Se esperaba que Knights Hill se utilizara en la supercomputadora Aurora del Departamento de Energía de los Estados Unidos , que se implementaría en el Laboratorio Nacional Argonne . ^{[103] [104]} Sin embargo, Aurora se retrasó a favor del uso de una "arquitectura avanzada" con un enfoque en el aprendizaje automático. ^{[105] [106]}

En 2017, Intel anunció que Knights Hill había sido cancelado a favor de otra arquitectura construida desde cero para permitir la computación a exaescala en el futuro. Esta nueva arquitectura ahora se espera para 2020-2021 ^{[ necesita actualización ]} . ^{[107] [108]}

Un estudio de rendimiento y programabilidad informó que lograr un alto rendimiento con Xeon Phi aún necesita la ayuda de los programadores y que confiar únicamente en compiladores con modelos de programación tradicionales es insuficiente. ^[109] Otros estudios en varios dominios, como las ciencias de la vida ^[110] y el aprendizaje profundo, ^[111] han demostrado que explotar el paralelismo de subprocesos y SIMD de Xeon Phi logra aceleraciones significativas.

• Nvidia Tesla , un competidor directo en el mercado HPC ^[112]
• AMD Radeon Pro y AMD Radeon Instinct son competidores directos en el mercado HPC

• Centro de Computación Avanzada de Texas  – La supercomputadora "Stampede" incorpora chips Xeon Phi. ^[113] La Stampede es capaz de alcanzar 10 petaFLOPS. ^[113]
• AVX-512
• Célula (microprocesador)
• Intel a escala tera
• Masivamente paralelo
• Xeón

Wikimedia Commons tiene medios relacionados con Intel MIC .

• Páginas de Intel: Procesadores Intel Xeon Phi
• Patatas fritas y queso, 8 de diciembre de 2022, Desembarco del Caballero: Atom con AVX-512