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Low-Power Double Data Rate ( LPDDR ), también conocida como LPDDR SDRAM , es un tipo de memoria de acceso aleatorio dinámica sincrónica (SDRAM) que consume menos energía que otros diseños de memoria de acceso aleatorio y, por lo tanto, está destinada a dispositivos informáticos móviles, como computadoras portátiles y teléfonos inteligentes . Las variantes más antiguas también se conocen como DDR móvil y se abrevian como mDDR.

La SDRAM LPDDR moderna es distinta de la SDRAM DDR , con varias diferencias que hacen que la tecnología sea más apropiada para aplicaciones móviles. ^[1] Los estándares de tecnología LPDDR se desarrollan independientemente de los estándares DDR, y por ejemplo LPDDR4X e incluso LPDDR5 se implementaron antes que la SDRAM DDR5 y ofrecen velocidades de datos mucho más altas que la SDRAM DDR4 .

A diferencia de la SDRAM estándar, utilizada en dispositivos fijos y portátiles y normalmente conectada a través de un bus de memoria de 64 bits de ancho, la LPDDR también permite canales de 16 o 32 bits de ancho. ^[2]

Las versiones "E" y "X" son versiones mejoradas de las especificaciones. Formalizan el overclocking de la matriz de memoria en un 33%, por lo general.

Al igual que con la SDRAM estándar, la mayoría de las generaciones duplican el tamaño de búsqueda interna y la velocidad de transferencia externa. (DDR4 y LPDDR5 son las excepciones).

La DDR de bajo consumo original (a veces llamada retroactivamente LPDDR1 ), lanzada en 2006, es una forma ligeramente modificada de DDR SDRAM , con varios cambios para reducir el consumo general de energía.

Lo más significativo es que el voltaje de suministro se reduce de 2,5 a 1,8 V. Se obtienen ahorros adicionales gracias a la actualización compensada por temperatura (la DRAM requiere una actualización con menor frecuencia a bajas temperaturas), la actualización automática parcial de la matriz y un modo de "apagado profundo" que sacrifica todo el contenido de la memoria. Además, los chips son más pequeños y utilizan menos espacio en la placa que sus equivalentes no móviles. Samsung y Micron son dos de los principales proveedores de esta tecnología, que se utiliza en tabletas y teléfonos como el iPhone 3GS , el iPad original , Samsung Galaxy Tab 7.0 y Motorola Droid X. [ ^3]

En 2009, el grupo de estándares JEDEC publicó JESD209-2, que definió una interfaz DDR de bajo consumo revisada de manera más radical. ^{[4] [5]} No es compatible con SDRAM DDR1 o DDR2 , pero puede alojar cualquiera de los siguientes:

• LPDDR2-S2: memoria de precarga de 2 n (como DDR1),
• LPDDR2-S4: memoria de precarga de 4 n (como DDR2), o
• LPDDR2-N: Memoria no volátil ( flash NAND ).

Los estados de bajo consumo son similares a los LPDDR básicos, con algunas opciones adicionales de actualización de matriz parcial.

Los parámetros de tiempo se especifican para LPDDR-200 a LPDDR-1066 (frecuencias de reloj de 100 a 533 MHz).

Al trabajar a 1,2 V, LPDDR2 multiplexa las líneas de control y dirección en un bus CA de doble velocidad de datos de 10 bits . Los comandos son similares a los de la SDRAM normal , excepto por la reasignación de los códigos de operación de precarga y terminación de ráfaga:

El bit de dirección de columna C0 nunca se transfiere y se supone que es cero. Por lo tanto, las transferencias en ráfaga siempre comienzan en direcciones pares.

LPDDR2 también tiene una selección de chip activa en nivel bajo (cuando está en nivel alto, todo es NOP) y una señal CKE de habilitación de reloj, que funcionan como SDRAM. También como SDRAM, el comando enviado en el ciclo en el que se elimina por primera vez CKE selecciona el estado de apagado:

• Si el chip está activo, se congela en su lugar.
• Si el comando es un NOP ( CS bajo o CA0–2 = HHH), el chip permanece inactivo.
• Si el comando es un comando de actualización (CA0–2 = LLH), el chip ingresa al estado de actualización automática.
• Si el comando es una terminación en ráfaga (CA0–2 = HHL), el chip ingresa al estado de apagado total (se requiere una secuencia de reinicio completo para salir).

Los registros de modo se han ampliado considerablemente en comparación con la SDRAM convencional, con un espacio de direcciones de 8 bits y la capacidad de volver a leerlos. Aunque son más pequeños que una EEPROM de detección de presencia en serie , se incluye suficiente información para eliminar la necesidad de una.

Los dispositivos S2 de menos de 4  Gbit y los dispositivos S4 de menos de 1 Gbit tienen solo cuatro bancos. Ignoran la señal BA2 y no admiten la actualización por banco.

Los dispositivos de memoria no volátil no utilizan los comandos de actualización y reasignan el comando de precarga para transferir los bits de dirección A20 y superiores. Los bits de orden inferior (A19 y inferiores) se transfieren mediante un comando Activate posterior. Esto transfiere la fila seleccionada de la matriz de memoria a uno de los 4 u 8 búferes de datos de fila (seleccionados por los bits BA), donde se pueden leer mediante un comando Read. A diferencia de la DRAM, los bits de dirección de banco no forman parte de la dirección de memoria; cualquier dirección se puede transferir a cualquier búfer de datos de fila. Un búfer de datos de fila puede tener una longitud de 32 a 4096 bytes, según el tipo de memoria. Las filas mayores de 32 bytes ignoran algunos de los bits de dirección de orden inferior en el comando Activate. Las filas menores de 4096 bytes ignoran algunos de los bits de dirección de orden superior en el comando Read.

La memoria no volátil no admite el comando de escritura en los búferes de datos de fila. En cambio, una serie de registros de control en una región de dirección especial admiten comandos de lectura y escritura, que se pueden utilizar para borrar y programar la matriz de memoria.

En mayo de 2012, JEDEC publicó el estándar de dispositivos de memoria de bajo consumo JESD209-3. ^{[6] [7] [8]} En comparación con LPDDR2, LPDDR3 ofrece una mayor velocidad de datos, mayor ancho de banda y eficiencia energética, y mayor densidad de memoria. LPDDR3 alcanza una velocidad de datos de 1600 MT/s y utiliza nuevas tecnologías clave: nivelación de escritura y entrenamiento de comandos/direcciones, ^[9] terminación en chip opcional (ODT) y baja capacitancia de E/S. LPDDR3 admite tanto paquetes en paquete (PoP) como paquetes discretos.

La codificación de comandos es idéntica a LPDDR2, utilizando un bus CA de doble velocidad de datos de 10 bits. ^[7] Sin embargo, el estándar solo especifica DRAM de precarga n -8 y no incluye los comandos de memoria flash.

Entre los productos que utilizan LPDDR3 se incluyen la MacBook Air de 2013, el iPhone 5S , el iPhone 6 , el Nexus 10 , el Samsung Galaxy S4 (GT-I9500) y los Microsoft Surface Pro 3 y 4. ^[10] La LPDDR3 se generalizó en 2013, funcionando a 800 MHz DDR (1600 MT/s), ofreciendo un ancho de banda comparable a la memoria de notebook PC3-12800 en 2011 (12,8 GB/s de ancho de banda). ^[11] Para lograr este ancho de banda, el controlador debe implementar memoria de doble canal. Por ejemplo, este es el caso del Exynos 5 Dual ^[12] y el 5 Octa. ^[13]

Una versión "mejorada" de la especificación llamada LPDDR3E aumenta la velocidad de datos a 2133 MT/s. Samsung Electronics presentó los primeros módulos LPDDR3 de 20 nm y 4  gigabits capaces de transmitir datos a una velocidad de hasta 2133 MT/s, más del doble del rendimiento del antiguo LPDDR2, que solo es capaz de alcanzar 800 MT/s. ^[14] Varios SoC de varios fabricantes también admiten de forma nativa RAM LPDDR3 de 800 MHz. Entre ellos se incluyen los Snapdragon 600 y 800 de Qualcomm ^[15] , así como algunos SoC de las series Exynos y Allwinner .

El 14 de marzo de 2012, JEDEC organizó una conferencia para explorar cómo los futuros requisitos de los dispositivos móviles impulsarán los próximos estándares como LPDDR4. ^[16] El 30 de diciembre de 2013, Samsung anunció que había desarrollado el primer LPDDR4 de 8 gigabits (1 GB) de clase 20 nm capaz de transmitir datos a 3200 MT/s, proporcionando así un 50 por ciento más de rendimiento que el LPDDR3 más rápido y consumiendo alrededor de un 40 por ciento menos de energía a 1,1 voltios. ^{[17] [18]}

El 25 de agosto de 2014, JEDEC publicó el estándar de dispositivos de memoria de bajo consumo LPDDR4 JESD209-4. ^{[19] [20]}

Los cambios significativos incluyen:

• Duplicación de la velocidad de la interfaz y numerosos cambios eléctricos consiguientes, incluido el cambio del estándar de E/S a lógica de terminación oscilante de bajo voltaje (LVSTL)
• Duplicación del tamaño de prefetch interno y tamaño mínimo de transferencia
• Cambio de un bus de comandos/direcciones DDR de 10 bits a un bus SDR de 6 bits
• Cambiar de un bus de 32 bits de ancho a dos buses independientes de 16 bits de ancho
• La actualización automática se habilita mediante comandos dedicados, en lugar de estar controlada por la línea CKE

El estándar define paquetes SDRAM que contienen dos canales de acceso independientes de 16 bits, cada uno conectado a un máximo de dos chips por paquete. Cada canal tiene 16 bits de datos de ancho, tiene sus propios pines de control/dirección y permite el acceso a 8 bancos de DRAM. Por lo tanto, el paquete puede conectarse de tres maneras:

• Las líneas de datos y control están conectadas en paralelo a un bus de datos de 16 bits, y solo el chip selecciona la conexión independientemente por canal.
• A dos mitades de un bus de datos de 32 bits de ancho, y las líneas de control en paralelo, incluida la selección de chip.
• A dos buses de datos independientes de 16 bits de ancho

Cada chip proporciona 4, 6, 8, 12 o 16  gigabits de memoria, la mitad para cada canal. De esta forma, cada banco es un dieciseisavo del tamaño del dispositivo. Esto se organiza en el número apropiado (de 16  K a 64 K) de filas de 16384 bits (2048 bytes). Se planea una ampliación a 24 y 32 gigabits, pero aún no se ha decidido si se hará aumentando el número de filas, su ancho o el número de bancos.

También se definen paquetes más grandes que ofrecen el doble de ancho (cuatro canales) y hasta cuatro matrices por par de canales (8 matrices en total por paquete).

Se accede a los datos en ráfagas de 16 o 32 transferencias (256 o 512 bits, 32 o 64 bytes, 8 o 16 ciclos DDR). Las ráfagas deben comenzar en límites de 64 bits.

Dado que la frecuencia de reloj es más alta y la longitud mínima de ráfaga más larga que en los estándares anteriores, las señales de control se pueden multiplexar más sin que el bus de comandos/direcciones se convierta en un cuello de botella. LPDDR4 multiplexa las líneas de control y dirección en un bus CA de velocidad de datos única de 6 bits. Los comandos requieren 2 ciclos de reloj y las operaciones que codifican una dirección (por ejemplo, activar fila, leer o escribir columna) requieren dos comandos. Por ejemplo, para solicitar una lectura de un chip inactivo se requieren cuatro comandos que toman 8 ciclos de reloj: Activar-1, Activar-2, Leer, CAS-2.

La línea de selección de chip (CS) está activa en nivel alto . El primer ciclo de un comando se identifica por el nivel alto de selección de chip; durante el segundo ciclo, está bajo.

El comando CAS-2 se utiliza como la segunda mitad de todos los comandos que realizan una transferencia a través del bus de datos y proporciona bits de dirección de columna de orden bajo:

• Los comandos de lectura deben comenzar en una dirección de columna que sea múltiplo de 4; no existe ninguna disposición para comunicar un bit de dirección C0 o C1 distinto de cero a la memoria.
• Los comandos de escritura deben comenzar en una dirección de columna que sea múltiplo de 16; C2 y C3 deben ser cero para un comando de escritura.
• El modo de lectura del registro y algunos comandos multipropósito también deben ser seguidos por un comando CAS-2, sin embargo, todos los bits de la columna deben ser cero (bajos).

La longitud de la ráfaga se puede configurar para que sea 16, 32 o seleccionable dinámicamente mediante el bit BL de las operaciones de lectura y escritura.

Cada 8 líneas de datos tiene asociada una señal DMI (máscara de datos/inversión) que se puede utilizar para minimizar la cantidad de bits que se activan en estado alto durante las transferencias de datos. Cuando el valor es alto, los otros 8 bits se complementan con los del transmisor y el receptor. Si un byte contiene cinco o más bits 1, la señal DMI se puede activar en estado alto, junto con tres o menos líneas de datos. Como las líneas de señal terminan en estado bajo, esto reduce el consumo de energía.

(Un uso alternativo, donde se utiliza DMI para limitar la cantidad de líneas de datos que se alternan en cada transferencia a un máximo de 4, minimiza la diafonía. El controlador de memoria puede utilizar esto durante las escrituras, pero los dispositivos de memoria no lo admiten).

La inversión del bus de datos se puede habilitar por separado para lecturas y escrituras. Para las escrituras enmascaradas (que tienen un código de comando independiente), el funcionamiento de la señal DMI depende de si la inversión de escritura está habilitada.

• Si DBI en escrituras está deshabilitado, un nivel alto en DMI indica que el byte de datos correspondiente debe ignorarse y no escribirse.
• Si DBI en escrituras está habilitado, un nivel bajo en DMI, combinado con un byte de datos con 5 o más bits establecidos, indica que un byte de datos debe ignorarse y no escribirse.

LPDDR4 también incluye un mecanismo de "actualización de filas específicas" para evitar la corrupción debido al " martillo de filas " en filas adyacentes. Una secuencia especial de tres secuencias de activación/precarga especifica la fila que se activó con más frecuencia que un umbral especificado por el dispositivo (200.000 a 700.000 por ciclo de actualización). Internamente, el dispositivo actualiza las filas adyacentes físicamente en lugar de la especificada en el comando de activación. ^{[21] [20] : 153–54}

Samsung Semiconductor propuso una variante LPDDR4 que llamó LPDDR4X. ^{[22] : 11} LPDDR4X es idéntico a LPDDR4 excepto que se ahorra energía adicional al reducir el voltaje de E/S (Vddq) de 1,1 V a 0,6 V. El 9 de enero de 2017, SK Hynix anunció paquetes LPDDR4X de 8 y 16 GB. ^{[23] [24]} JEDEC publicó el estándar LPDDR4X el 8 de marzo de 2017. ^[25] Además del voltaje más bajo, las mejoras adicionales incluyen una opción de chip de canal único para aplicaciones más pequeñas, nuevos paquetes MCP, PoP e IoT, y mejoras adicionales de definición y temporización para el grado de velocidad más alto de 4266 MT/s.

El 19 de febrero de 2019, JEDEC publicó el JESD209-5, Estándar para baja potencia y doble velocidad de datos 5 (LPDDR5). ^[26]

Samsung anunció que tenía prototipos de chips LPDDR5 en funcionamiento en julio de 2018. LPDDR5 presenta los siguientes cambios: ^[27]

• La velocidad de transferencia de datos aumenta a 6400 Mbit/s por pin
• Se utilizan relojes diferenciales (3200 MHz, DDR)
• La precarga no se duplica nuevamente, pero permanece en 16 n
• El número de bancos aumenta a 16, divididos en cuatro grupos de bancos similares a DDR4
• Mejoras en el ahorro de energía: ^[26]
  • Comandos Data-Copy y Write-X (todos uno o todos cero) para disminuir la transferencia de datos
  • Escalado dinámico de frecuencia y voltaje
• Una nueva arquitectura de reloj, donde los comandos utilizan un reloj maestro de un cuarto de velocidad (CK), mientras que los datos se transfieren utilizando señales de reloj de escritura (WCK) y de lectura estroboscópica (RDQS) de velocidad completa, que se habilitan solo cuando es necesario ^[26]
• Un conjunto de relojes de velocidad completa por byte (en comparación con los 16 bits en LPDDR4)
• Eliminación del pin de habilitación de reloj (CKE); en su lugar, se ingresa al modo de bajo consumo mediante un comando a través del bus CA y dura hasta que la siguiente señal de selección de chip se vuelve alta.

Los controladores de memoria AMD Van Gogh, Intel Tiger Lake , Apple silicon (M1 Pro, M1 Max, M1 Ultra, M2 y A16 Bionic), Huawei Kirin 9000 y Snapdragon 888 admiten LPDDR5.

La duplicación de la velocidad de transferencia y el reloj maestro a un cuarto de velocidad dan como resultado un reloj maestro que tiene la mitad de la frecuencia de un reloj LPDDR4 similar. El bus de comandos (CA) se amplía a 7 bits y los comandos se transfieren al doble de velocidad de datos, por lo que los comandos terminan enviándose a la misma velocidad que LPDDR4.

En comparación con los estándares anteriores, la nomenclatura de las direcciones de columna ha cambiado. Tanto LPDDR4 como LPDDR5 permiten hasta 10 bits de dirección de columna, pero los nombres son diferentes. Los C0–C9 de LPDDR4 se denominan ahora B0–B3 y C0–C5. Al igual que con LPDDR4, las escrituras deben comenzar en una dirección múltiplo de 16 con B0–B3 cero, pero las lecturas pueden solicitar que se transfiera una ráfaga en un orden diferente especificando un valor distinto de cero para B3.

Al igual que con LPDDR4, para leer algunos datos se requieren 4 comandos: dos comandos de activación para seleccionar una fila, luego un comando CAS y un comando de lectura para seleccionar una columna. A diferencia de LPDDR4, el comando CAS viene antes del comando de lectura o escritura. De hecho, es un nombre un tanto inapropiado, ya que no selecciona ninguna columna en absoluto. En cambio, su función principal es preparar la DRAM para sincronizar con el inicio inminente del reloj WCK de alta velocidad. Los bits WS_FS, WS_RD y WS_WR seleccionan varios tiempos, con las opciones _RD y _WR optimizadas para un comando de lectura o escritura inmediatamente posterior, mientras que la opción _FS inicia el reloj inmediatamente y puede ser seguida por múltiples lecturas o escrituras, accediendo a múltiples bancos.

CAS también especifica la opción "write X". Si el bit WRX está activado, las escrituras no transfieren datos, sino que llenan la ráfaga con todos ceros o todos unos, bajo el control del bit WXS (selección de escritura X). Esto requiere la misma cantidad de tiempo, pero ahorra energía.

Además de las ráfagas habituales de 16, hay comandos para realizar ráfagas de doble longitud de 32. Las lecturas (pero no las escrituras) pueden especificar una posición inicial dentro de la ráfaga alineada de 32 palabras utilizando los bits C0 y B3.

El 28 de julio de 2021, JEDEC publicó el JESD209-5B, Estándar para baja potencia, doble velocidad de datos 5/5X (LPDDR5/5X) ^[30] con los siguientes cambios:

• Ampliación de velocidad hasta 8533 Mbit/s
• Mejoras en la integridad de la señal con ecualización de transmisión/recepción
• Mejoras de confiabilidad a través de la nueva función de gestión de actualización adaptativa

El 9 de noviembre de 2021, Samsung anunció que la compañía ha desarrollado la primera DRAM LPDDR5X de la industria. La implementación de Samsung implica matrices de 16 gigabits (2 GB), en un nodo de proceso de 14 nm , con módulos con hasta 32 matrices (64 GB) en un solo paquete. Según la compañía, los nuevos módulos consumirían un 20% menos de energía que LPDDR5. ^[31] Según Andrei Frumusanu de AnandTech , se esperaba que LPDDR5X en SoCs y otros productos estuviera disponible para la generación de dispositivos de 2023. ^[32]

El 19 de noviembre de 2021, Micron anunció que Mediatek ha validado su DRAM LPDDR5X para el SoC Dimensity 9000 5G de Mediatek. ^[33]

El 25 de enero de 2023, SK Hynix anunció los chips "Low Power Double Data Rate 5 Turbo" (LPDDR5T) con un ancho de banda de 9,6 Gbps. ^[34] Opera en el rango de voltaje ultrabajo de1,01–1,12 V establecido por JEDEC . Se ha incorporado al estándar LPDDR5X como LPDDR5X-9600, lo que convierte a "LPDDR5T" en una marca. ^[35]
MediaTek Dimensity 9300 y Qualcomm Snapdragon 8 Gen 3 son compatibles con LPDDR5T.

El 17 de abril de 2024, Samsung Electronics anunció el LPDDR5X-10700 con un ancho de banda un 25 % mayor, una capacidad un 30 % mayor y una eficiencia energética un 25 % mejor que las generaciones anteriores de LPDDR5X. Esto se logra mediante un nuevo proceso de 12 nm que permite que los chips sean más eficientes y, al mismo tiempo, lo suficientemente pequeños como para albergar capacidades de hasta 32 GB en un solo paquete. ^[36]

El 16 de julio de 2024, Samsung completó la validación de la DRAM LPDDR5X más rápida de la industria, capaz de operar a velocidades de hasta 10,7 Gbps, para su uso en el próximo SoC insignia Dimensity 9400 de MediaTek. ^[1]

La siguiente norma está en desarrollo. ^{[37] [38] [39]} Las extensiones planificadas incluyen:

• Ampliación de velocidad a 8,8–17,6 Gbit/s/pin
• Bus CA reducido aún más a 4 bits
• Ancho de bus de datos de 12 bits por canal
• Ráfagas de 24 transferencias × 12 pines = 288 bits:
  • 256 bits de datos, más
  • 16 bits de etiqueta/ECC almacenados por matriz, más
  • 16 bits para inversión de bus de datos o enlace ECC, no almacenados.
• CAMM2 ^[40]

• Micrón
• Samsung
• Elpida
• Nanya Archivado el 21 de octubre de 2014 en Wayback Machine.

• Páginas JEDEC: SDRAM DE DOBLE VELOCIDAD DE DATOS DE BAJA CONSUMO 3 (LPDDR3)