Memoria SDRAM DDR

Memoria SDRAM DDR
Memoria de acceso aleatorio dinámica sincrónica con doble velocidad de datos

Comparación de módulos DDR para PC de escritorio (DIMM)
Parte frontal y posterior de un módulo de RAM DDR-400 de 1 GB para PC de escritorio (DIMM)
Revelador	Samsung [1] [2] [3] JEDEC
Tipo	Memoria de acceso aleatorio dinámica sincrónica
Generaciones	DDR2 DDR3 DDR4 DDR5
Fecha de lanzamiento	DDR: 1998 ; hace 26 años (1998) DDR2: 2003 DDR3: 2007 DDR4: 2014 DDR5: 2020
Presupuesto
Voltaje	DDR: 2,5/2,6 DDR2: 1,8 DDR3: 1,5/1,35 DDR4: 1,2/1,05 DDR5: 1,1

La memoria de acceso aleatorio dinámico síncrono de doble velocidad de datos ( DDR SDRAM ) es una clase de circuitos integrados de memoria de acceso aleatorio dinámico síncrono (SDRAM) de doble velocidad de datos (DDR) que se utiliza en ordenadores . La DDR SDRAM, también llamada retroactivamente DDR1 SDRAM, ha sido sustituida por DDR2 SDRAM , DDR3 SDRAM , DDR4 SDRAM y DDR5 SDRAM . Ninguno de sus sucesores es compatible con versiones anteriores o posteriores de la DDR1 SDRAM, lo que significa que los módulos de memoria DDR2, DDR3, DDR4 y DDR5 no funcionarán en placas base equipadas con DDR1 , y viceversa.

En comparación con la SDRAM de velocidad de datos única ( SDR ), la interfaz DDR SDRAM permite velocidades de transferencia más altas a través de un control más estricto de la sincronización de los datos eléctricos y las señales de reloj. Las implementaciones a menudo tienen que usar esquemas como bucles de enganche de fase y autocalibración para alcanzar la precisión de sincronización requerida. ^{[4] [5]} La interfaz utiliza doble bombeo (transferencia de datos tanto en los flancos ascendentes como descendentes de la señal de reloj ) para duplicar el ancho de banda del bus de datos sin un aumento correspondiente en la frecuencia de reloj. Una ventaja de mantener baja la frecuencia de reloj es que reduce los requisitos de integridad de la señal en la placa de circuito que conecta la memoria al controlador. El nombre "doble velocidad de datos" se refiere al hecho de que una DDR SDRAM con una determinada frecuencia de reloj logra casi el doble del ancho de banda de una SDR SDRAM que funciona a la misma frecuencia de reloj, debido a este doble bombeo.

Con una transferencia de datos de 64 bits a la vez, la DDR SDRAM ofrece una velocidad de transferencia (en bytes/s) de (frecuencia de reloj del bus de memoria) × 2 (para velocidad dual) × 64 (número de bits transferidos) / 8 (número de bits/byte). Por lo tanto, con una frecuencia de bus de 100 MHz, la DDR SDRAM ofrece una velocidad de transferencia máxima de 1600  MB/s .

A finales de la década de 1980, IBM inventó la DDR SDRAM, construyó una RAM de reloj de doble borde y presentó sus resultados en la Convención Internacional de Circuitos de Estado Sólido en 1990. ^{[6] [7]}

Samsung lanzó el primer chip DDR SDRAM comercial (64 Mbit ) en junio de 1998, ^[3] seguido poco después por Hyundai Electronics (ahora SK Hynix ) el mismo año. ^[8] La especificación DDR SDRAM fue finalizada por JEDEC en junio de 2000 (JESD79). ^[9] JEDEC ha establecido estándares para las velocidades de datos de DDR SDRAM, divididos en dos partes. La primera especificación es para chips de memoria y la segunda es para módulos de memoria. La primera placa base de PC minorista que usa DDR SDRAM fue lanzada en agosto de 2000. ^[10] 

Para aumentar la capacidad de memoria y el ancho de banda, los chips se combinan en un módulo. Por ejemplo, el bus de datos de 64 bits para DIMM requiere ocho chips de 8 bits, direccionados en paralelo. Múltiples chips con líneas de dirección comunes se denominan rango de memoria . El término se introdujo para evitar confusiones con filas y bancos internos de chips . Un módulo de memoria puede tener más de un rango. El término lados también sería confuso porque sugiere incorrectamente la ubicación física de los chips en el módulo. Todos los rangos están conectados al mismo bus de memoria (dirección + datos). La señal de selección de chip se utiliza para emitir comandos a un rango específico.

La adición de módulos al bus de memoria único genera una carga eléctrica adicional en sus controladores. Para mitigar la caída de la velocidad de señalización del bus resultante y superar el cuello de botella de la memoria , los nuevos chipsets emplean la arquitectura multicanal .

Nota: Todos los elementos enumerados anteriormente están especificados por JEDEC como JESD79F. ^[12] Todas las velocidades de datos de RAM que se encuentran entre estas especificaciones enumeradas o por encima de ellas no están estandarizadas por JEDEC; a menudo son simplemente optimizaciones del fabricante que utilizan tolerancias más estrictas o chips con voltaje excesivo. Los tamaños de paquete en los que se fabrica la DDR SDRAM también están estandarizados por JEDEC.

No existe ninguna diferencia arquitectónica entre los módulos DDR SDRAM. En cambio, los módulos están diseñados para funcionar a diferentes frecuencias de reloj: por ejemplo, un módulo PC-1600 está diseñado para funcionar a 100 MHz y un PC-2100 está diseñado para funcionar a 133 MHz . La velocidad de reloj de un módulo designa la velocidad de datos a la que se garantiza que funcionará, por lo tanto, se garantiza que funcionará a velocidades de reloj más bajas ( underclocking ) y posiblemente pueda funcionar a velocidades de reloj más altas ( overclocking ) que aquellas para las que fue diseñado. ^[13]

Los módulos DDR SDRAM para computadoras de escritorio, módulos de memoria dual en línea (DIMM) , tienen 184 pines (en comparación con los 168 pines de la SDRAM o los 240 pines de la SDRAM DDR2) y se pueden diferenciar de los DIMM SDRAM por la cantidad de muescas (la DDR SDRAM tiene una, la SDRAM tiene dos). La DDR SDRAM para computadoras portátiles, SO-DIMM , tiene 200 pines, que es la misma cantidad de pines que la DDR2 SO-DIMM. Estas dos especificaciones tienen muescas muy similares y se debe tener cuidado durante la inserción si no se está seguro de que coincidan correctamente. La mayoría de las DDR SDRAM funcionan a un voltaje de 2,5 V, en comparación con los 3,3 V de la SDRAM. Esto puede reducir significativamente el consumo de energía. Los chips y módulos con el estándar DDR-400/PC-3200 tienen un voltaje nominal de 2,6 V.

La norma JEDEC n.º 21–C define tres posibles voltajes de funcionamiento para la DDR de 184 pines, identificados por la posición de la muesca de la llave en relación con su línea central. La página 4.5.10-7 define 2,5 V (izquierda), 1,8 V (centro), TBD (derecha), mientras que la página 4.20.5–40 nomina 3,3 V para la posición de la muesca de la derecha. La orientación del módulo para determinar la posición de la muesca de la llave es con 52 posiciones de contacto a la izquierda y 40 posiciones de contacto a la derecha.

Aumentar ligeramente el voltaje de funcionamiento puede aumentar la velocidad máxima, pero a costa de una mayor disipación de potencia y calentamiento, y con el riesgo de mal funcionamiento o daños.

Capacidad

Número de dispositivos DRAM

La cantidad de chips es un múltiplo de 8 para los módulos que no son ECC y un múltiplo de 9 para los módulos ECC. Los chips pueden ocupar un lado ( una cara ) o ambos lados ( dos caras ) del módulo. La cantidad máxima de chips por módulo DDR es 36 (9x4) para ECC y 32 (8x4) para módulos que no son ECC.

ECC vs. no ECC

Los módulos que tienen un código de corrección de errores se etiquetan como ECC . Los módulos sin código de corrección de errores se etiquetan como no ECC .

Horarios

Latencia CAS (CL), tiempo de ciclo de reloj (t _CK ), tiempo de ciclo de fila (t _RC ), tiempo de ciclo de actualización de fila (t _RFC ), tiempo activo de fila (t _RAS ).

Almacenamiento en búfer

Registrado (o almacenado en búfer) vs. sin búfer .

Embalaje

Generalmente DIMM o SO-DIMM .

Consumo de energía

Una prueba con memoria RAM DDR y DDR2 en 2005 reveló que el consumo de energía promedio parecía ser del orden de 1 a 3 W por módulo de 512 MB; este aumenta con la frecuencia del reloj y cuando está en uso en lugar de inactivo. ^[14] Un fabricante ha producido calculadoras para estimar la energía utilizada por varios tipos de RAM. ^[15]

Las características del módulo y del chip están intrínsecamente vinculadas.

La capacidad total del módulo es el producto de la capacidad de un chip y la cantidad de chips. Los módulos ECC lo multiplican por 8 ⁄ 9 porque utilizan 1 bit por byte (8 bits) para la corrección de errores. Por lo tanto, un módulo de cualquier tamaño particular se puede ensamblar a partir de 32 chips pequeños (36 para la memoria ECC) o 16 (18) u 8 (9) chips más grandes.

El ancho del bus de memoria DDR por canal es de 64 bits (72 para la memoria ECC). El ancho total de bits del módulo es el producto de los bits por chip y la cantidad de chips. También es igual a la cantidad de filas (rango) multiplicada por el ancho del bus de memoria DDR. En consecuencia, un módulo con una mayor cantidad de chips o que utilice ×8 chips en lugar de ×4 tendrá más rangos.

En este ejemplo se comparan distintos módulos de memoria de servidor del mundo real con un tamaño común de 1 GB. Hay que tener mucho cuidado al comprar módulos de memoria de 1 GB, ya que todas estas variantes se pueden vender con un mismo precio sin especificar si son ×4 u ×8, de rango único o doble.

Existe la creencia común de que la cantidad de filas de módulos es igual a la cantidad de lados. Como muestran los datos anteriores, esto no es cierto. También se pueden encontrar módulos de 2 lados y 1 fila. Incluso se puede pensar en un módulo de memoria de 1 lado y 2 filas que tenga 16 (18) chips en un solo lado ×8 cada uno, pero es poco probable que un módulo de este tipo se haya fabricado alguna vez.

Densidad de DRAM

El tamaño del chip se mide en megabits . La mayoría de las placas base reconocen solo módulos de 1 GB si contienen chips de 64M×8 ( baja densidad ). Si se utilizan módulos de 1 GB de 128M×4 ( alta densidad ), lo más probable es que no funcionen. El estándar JEDEC permite 128M×4 solo para módulos registrados diseñados específicamente para servidores, pero algunos fabricantes genéricos no lo cumplen. ^{[16] [ se necesita verificación ]}

Organización

La notación como 64M×4 significa que la matriz de memoria tiene 64 millones (el producto de bancos x filas x columnas ) de ubicaciones de almacenamiento de 4 bits. Hay chips DDR ×4, ×8 y ×16 . Los chips ×4 permiten el uso de funciones avanzadas de corrección de errores como Chipkill , depuración de memoria e Intel SDDC en entornos de servidor, mientras que los chips ×8 y ×16 son algo menos costosos. Los chips x8 se utilizan principalmente en computadoras de escritorio y portátiles, pero están ingresando al mercado de servidores. Normalmente hay 4 bancos y solo una fila puede estar activa en cada banco.

De la votación JCB-99-70, y modificado por numerosas otras votaciones de la Junta, formulada bajo el conocimiento del Comité JC-42.3 sobre Parametría de DRAM.

Registro de revisión de la norma n.º 79:

• Versión 1, junio de 2000
• Versión 2, mayo de 2002
• Versión C, marzo de 2003 – Norma JEDEC n.º 79C. ^[17]

"Esta norma integral define todos los aspectos necesarios de las memorias SDRAM DDR de 64 Mb a 1 Gb con interfaces de datos X4/X8/X16, incluidas las características, la funcionalidad, los parámetros de CA y CC, los paquetes y las asignaciones de pines. Este alcance se ampliará posteriormente para aplicarse formalmente a los dispositivos x32 y también a los dispositivos de mayor densidad".

PC3200 es una memoria SDRAM DDR diseñada para funcionar a 200 MHz utilizando chips DDR-400 con un ancho de banda de 3200 MB/s. Debido a que la memoria PC3200 transfiere datos tanto en los flancos ascendentes como descendentes del reloj, su frecuencia de reloj efectiva es de 400 MHz.

Los módulos PC3200 no ECC de 1 GB suelen estar fabricados con 16 chips de 512 Mbit, 8 en cada lado (512 Mbits × 16 chips) / (8 bits (por byte)) = 1024 MB. Los chips individuales que componen un módulo de memoria de 1 GB suelen estar organizados como 2 ²⁶ palabras de 8 bits, comúnmente expresadas como 64M×8. La memoria fabricada de esta manera es RAM de baja densidad y suele ser compatible con cualquier placa base que especifique memoria DDR-400 PC3200. ^{[18] [ cita requerida ]}

La DDR (DDR1) fue reemplazada por la DDR2 SDRAM , que tenía modificaciones para una mayor frecuencia de reloj y nuevamente duplicaba el rendimiento, pero funciona con el mismo principio que la DDR. Compitiendo con la DDR2 estaba la Rambus XDR DRAM . La DDR2 dominó debido a factores de costo y soporte. La DDR2 fue reemplazada a su vez por la DDR3 SDRAM , que ofrecía un mayor rendimiento para mayores velocidades de bus y nuevas características. La DDR3 ha sido reemplazada por la DDR4 SDRAM , que se produjo por primera vez en 2011 y cuyos estándares aún estaban en constante cambio (2012) con cambios arquitectónicos significativos.

La profundidad del búfer de precarga de DDR es de 2 (bits), mientras que DDR2 utiliza 4. Aunque las frecuencias de reloj efectivas de DDR2 son más altas que las de DDR, el rendimiento general no fue mayor en las primeras implementaciones, principalmente debido a las altas latencias de los primeros módulos DDR2. DDR2 comenzó a ser eficaz a fines de 2004, cuando se pusieron a disposición módulos con latencias más bajas. ^[19]

Los fabricantes de memorias afirmaron que no era práctico producir en masa memoria DDR1 con velocidades de transferencia efectivas superiores a 400 MHz (es decir, 400 MT/s y 200 MHz de reloj externo) debido a limitaciones de velocidad interna. La DDR2 retoma el trabajo de la DDR1, utilizando velocidades de reloj internas similares a las de la DDR1, pero está disponible con velocidades de transferencia efectivas de 400 MHz y superiores. Los avances de la DDR3 ampliaron la capacidad de preservar las velocidades de reloj internas y, al mismo tiempo, proporcionar velocidades de transferencia efectivas más altas al duplicar nuevamente la profundidad de precarga.

La DDR4 SDRAM es una memoria de acceso aleatorio dinámica de alta velocidad configurada internamente como 16 bancos, 4 grupos de bancos con 4 bancos para cada grupo de bancos para ×4/×8 y 8 bancos, 2 grupos de bancos con 4 bancos para cada grupo de bancos para ×16 DRAM. La DDR4 SDRAM utiliza una arquitectura de precarga de 8 n para lograr un funcionamiento de alta velocidad. La arquitectura de precarga de 8 n se combina con una interfaz diseñada para transferir dos palabras de datos por ciclo de reloj en los pines de E/S. Una sola operación de lectura o escritura para la DDR4 SDRAM consta de una sola transferencia de datos de 4 relojes de 8 n bits de ancho en el núcleo DRAM interno y 8 transferencias de datos correspondientes de medio ciclo de reloj de n bits de ancho en los pines de E/S. ^[20]

La RDRAM era una alternativa especialmente cara a la DDR SDRAM, y la mayoría de los fabricantes dejaron de ofrecer soporte para sus chipsets. Los precios de la memoria DDR1 aumentaron sustancialmente a partir del segundo trimestre de 2008, mientras que los precios de la DDR2 disminuyeron. En enero de 2009, 1 GB de DDR1 era entre 2 y 3 veces más cara que 1 GB de DDR2. ^{[ cita requerida ]}

MDDR es un acrónimo que algunas empresas utilizan para designar a Mobile DDR SDRAM, un tipo de memoria que se utiliza en algunos dispositivos electrónicos portátiles, como teléfonos móviles , dispositivos portátiles y reproductores de audio digitales . Mediante técnicas que incluyen suministro de voltaje reducido y opciones de actualización avanzadas, Mobile DDR puede lograr una mayor eficiencia energética.

• DIMM con búfer completo
• Memoria ECC , un tipo de almacenamiento de datos informáticos
• Lista de velocidades de bits de interfaz
• Detección de presencia en serie