P6 (microarquitectura)

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P6

Imagen del núcleo de Deschutes
información general
Lanzado	1 de noviembre de 1995 ; hace 29 años ( 1 de noviembre de 1995 )
Actuación
Frecuencia máxima de reloj de la CPU	150 [1]  MHz a 1,40 GHz
Velocidades del FSB	De 66 MHz a 133 MHz
Cache
Caché L1	Pentium Pro: 16 KB (8 KB de caché I + 8 KB de caché D) Pentium II/III: 32 KB (16 KB de caché I + 16 KB de caché D)
Caché L2	De 128 KB a 512 KB De 256 KB a 2048 KB (Xeon)
Arquitectura y clasificación
Microarquitectura	P6
Conjunto de instrucciones	x86-16 , IA-32
Extensiones	MMX (Pentium II/III/M) SSE (Pentium III/M) SSE2 (Pentium M)
Especificaciones físicas
Transistores	5,5 M 500 nm 7,5 M 350 nm 7,5 M 250 nm (B0, B1) 9,5 M 250 nm (B0, C0) 19M 250 nm (B0) 28M 180 nm (A1, A2, B0, C0, D0) 44M 130 nm (A1, B1, C1, D0)
Núcleos	1
Zócalos	Zócalo 8 Ranura 1 Zócalo 370 Zócalo 479
Productos, modelos, variantes
Modelos	Serie Pentium Pro Serie Celeron II Serie Pentium II Serie Pentium II Xeon Serie Celeron III Serie Pentium III Serie Pentium III Xeon
Historia
Predecesor	P5
Sucesor	Explosión de red
Estado de soporte
Sin soporte

La microarquitectura P6 es la microarquitectura x86 de sexta generación de Intel , implementada por el microprocesador Pentium Pro que se presentó en noviembre de 1995. Con frecuencia se la conoce como i686 . ^[2] Se planeó que fuera reemplazada por la microarquitectura NetBurst utilizada por el Pentium 4 en 2000, pero fue revivida para la línea de microprocesadores Pentium M. El sucesor de la variante Pentium M de la microarquitectura P6 es la microarquitectura Core que a su vez también se deriva de P6.

P6 se ​​utilizó en las principales ofertas de Intel, desde Pentium Pro hasta Pentium III, y era ampliamente conocido por su bajo consumo de energía, excelente rendimiento de números enteros e instrucciones por ciclo (IPC) relativamente altas.

El núcleo P6 fue el microprocesador Intel de sexta generación de la línea x86. La primera implementación del núcleo P6 fue la CPU Pentium Pro en 1995, el sucesor inmediato del diseño Pentium original (P5).

Los procesadores P6 traducen dinámicamente las instrucciones IA-32 en secuencias de microoperaciones con buffer similares a RISC , luego analizan y reordenan las microoperaciones para detectar operaciones paralelizables que pueden emitirse a más de una unidad de ejecución a la vez. ^[3] El Pentium Pro fue el primer microprocesador x86 diseñado por Intel en utilizar esta técnica, aunque el NexGen Nx586 , presentado en 1994, lo hizo antes.

Otras características implementadas por primera vez en el espacio x86 en el núcleo P6 incluyen:

• Ejecución especulativa y finalización fuera de orden (llamada "ejecución dinámica" por Intel), que requería nuevas unidades de retiro en el núcleo de ejecución. Esto redujo los bloqueos en el pipeline y, en parte, permitió una mayor escalabilidad de la velocidad del Pentium Pro y las generaciones sucesivas de CPU.
• La supercanalización, que aumentó de la canalización de 5 etapas de Pentium a las 14 de Pentium Pro y el modelo temprano de Pentium III (Coppermine), y eventualmente se transformó en la canalización de menos de 10 etapas de Pentium M para el mercado integrado y móvil debido a la ineficiencia energética y los problemas de mayor voltaje que se encontraron en el predecesor, y luego nuevamente alargó la canalización de 10 a 12 etapas hasta el Core 2 debido a la dificultad de enfrentar el aumento de la velocidad del reloj mientras se mejora el proceso de fabricación, puede de alguna manera negar algún impacto negativo del mayor consumo de energía en el diseño de la canalización más profunda.
• Un bus frontal que utiliza una variante de la lógica del transceptor Gunning para permitir que cuatro procesadores discretos compartan recursos del sistema. ^[4]
• Extensión de dirección física (PAE) y un bus de direcciones de 36 bits más amplio para admitir 64 GB de memoria física. ^[5]
• Cambio de nombre de registro , lo que permitió una ejecución más eficiente de múltiples instrucciones en la canalización.
• Instrucciones CMOV , que se utilizan ampliamente en la optimización del compilador .
• Otras instrucciones nuevas: FCMOV, FCOMI/FCOMIP/FUCOMI/FUCOMIP, RDPMC, UD2.
• Nuevas instrucciones en el núcleo Pentium II Deschutes: MMX , FXSAVE, FXRSTOR.
• Nuevas instrucciones en Pentium III: Extensiones SIMD Streaming .

• Celeron (variantes de Covington/Mendocino/Coppermine/Tualatin)
• Pentium Pro
• Pentium II Overdrive (un chip Pentium II en el zócalo 8 de 387 pines )
• Pentium II
• Pentium II Xeon
• Pentium III
• Pentium III Xeon

P6 Pentium M

información general
Lanzado	12 de marzo de 2003
Actuación
Frecuencia máxima de reloj de la CPU	600 MHz a 2,26 GHz
Velocidades del FSB	De 400 MT/s a 533 MT/s
Cache
Caché L1	64 KB (32 KB de caché I + 32 KB de caché D)
Caché L2	De 512 KB a 2048 KB
Arquitectura y clasificación
Microarquitectura	P6
Conjunto de instrucciones	x86-16 , IA-32
Extensiones	MMX , SSE , SSE2
Especificaciones físicas
Transistores	77M 130 nm (B1, B2) 144M 90 nm (B0, C0) 151M 65 nm (CO, D0)
Núcleos	1
Enchufe	Zócalo 479
Productos, modelos, variantes
Modelos	Serie A100 Serie EP80579 Serie Celeron M Serie Pentium M
Historia
Predecesor	Explosión de red
Sucesor	Pentium M mejorado
Estado de soporte
Sin soporte

Tras el lanzamiento de los procesadores Pentium 4-M y Mobile Pentium 4, pronto se hizo evidente que los nuevos procesadores NetBurst para móviles no eran ideales para la informática móvil. Los procesadores basados ​​en NetBurst simplemente no eran tan eficientes por ciclo de reloj o por vatio en comparación con sus predecesores P6. Los procesadores Mobile Pentium 4 se calentaban mucho más que los procesadores Pentium III-M sin ventajas significativas en el rendimiento. Su ineficiencia afectaba no solo a la complejidad del sistema de refrigeración, sino también a la importantísima duración de la batería. Intel volvió a la mesa de dibujo para encontrar un diseño que fuera óptimo para este segmento de mercado. El resultado fue un diseño modernizado del P6 llamado Pentium M.

Descripción general del diseño ^[6]

• Bus frontal  de cuatro bombeos . Con el núcleo Banias inicial, Intel adoptó el bus frontal de 400 MT/s utilizado por primera vez en Pentium 4. El núcleo Dothan pasó al bus frontal de 533 MT/s, siguiendo la evolución de Pentium 4.
• Mayor caché L1/L2 . La caché L1 aumentó de los 32 KB de su predecesor a los 64 KB actuales en todos los modelos. Inicialmente, 1 MB de caché L2 en el núcleo Banias, luego 2 MB en el núcleo Dothan. Activación dinámica de la caché mediante selector de cuadrante desde estados de suspensión.
• Compatibilidad con extensiones SIMD de transmisión SSE2 2.
• Una secuencia de instrucciones mejorada de 10 o 12 etapas que permite velocidades de reloj más altas sin alargar la etapa de secuencia, reducida de las 14 etapas en Pentium Pro/II/III.
• Gestión de pila de registros dedicada.
• Se agregó el historial global, la predicción indirecta y la predicción de bucle a la tabla de predicción de ramificaciones. Se eliminó la predicción local.
• Microoperaciones Fusión de ciertas subinstrucciones mediadas por unidades de decodificación. Los comandos x86 pueden generar menos microoperaciones y, por lo tanto, requerir menos ciclos de procesador para completarse.

Durante varios años, el Pentium M fue el procesador x86 más eficiente energéticamente para portátiles, con un consumo máximo de 27 vatios con carga máxima y de 4 a 5 vatios en reposo. Las mejoras en la eficiencia de procesamiento que trajo consigo su modernización le permitieron rivalizar con el Mobile Pentium 4, con una frecuencia de reloj más de 1 GHz superior (el Mobile Pentium 4 con la frecuencia de reloj más rápida en comparación con el Pentium M con la frecuencia de reloj más rápida) y equipado con mucha más memoria y ancho de banda de bus. ^[6]

Los primeros procesadores de la familia Pentium M ("Banias") admiten internamente PAE pero no muestran el indicador de compatibilidad con PAE en su información de CPUID; esto hace que algunos sistemas operativos (principalmente distribuciones Linux) se nieguen a arrancar en dichos procesadores, ya que se requiere compatibilidad con PAE en sus núcleos. ^[7] Windows 8 y versiones posteriores también se niegan a arrancar en estos procesadores por la misma razón, ya que requieren específicamente compatibilidad con PAE para funcionar correctamente. ^[8]

• Celeron M (variantes Banias/Shelton/Dothan)
• Pentium M
• A100/A110
• EP80579
• CE 3100

La CPU Yonah se lanzó en enero de 2006 bajo la marca Core . Las versiones móviles de uno y dos núcleos se vendieron bajo las marcas Core Solo, Core Duo y Pentium Dual-Core , y se lanzó una versión para servidores como Xeon LV . Estos procesadores proporcionaron soluciones parciales a algunas de las deficiencias del Pentium M al agregar:

• Soporte SSE3
• Tecnología de núcleo único y doble con 2 MB de caché L2 compartida (reestructuración de la organización del procesador)
• Se aumentó la velocidad del FSB, con el FSB funcionando a 533 MT/s o 667 MT/s.
• Un proceso de instrucciones de 12 etapas.

Esto dio como resultado una microarquitectura provisional solo para CPU de bajo voltaje, a medio camino entre P6 y la siguiente microarquitectura Core.

• Serie Celeron M 400
• Core Solo/Duo
• Pentium de doble núcleo T2060/T2080/T2130
• Xeon LV/ULV (Sossaman)

Se ha sugerido que partes de esta página se trasladen a Intel Core (microarquitectura) . ( Discusión ) ( Octubre de 2021 )

El 27 de julio de 2006, se lanzó la microarquitectura Core , un derivado de P6, en forma de procesador Core 2. Posteriormente, se lanzaron más procesadores con la microarquitectura Core bajo las marcas Core 2, Xeon , Pentium y Celeron . La microarquitectura Core es la última línea de procesadores de Intel que utiliza FSB , y todos los procesadores Intel posteriores se basan en Nehalem y en microarquitecturas Intel posteriores que cuentan con un controlador de memoria integrado y un bus QPI o DMI para la comunicación con el resto del sistema. Las mejoras relativas a los procesadores Intel Core fueron:

• Una secuencia de instrucciones de 14 etapas que permite velocidades de reloj más altas.
• Soporte SSE4.1 para todos los modelos Core 2 fabricados con una litografía de 45 nm.
• Soporte para la arquitectura x86-64 de 64 bits , que anteriormente sólo ofrecían los procesadores Prescott, la última entrega arquitectónica del Pentium 4 .
• Se aumentó la velocidad del FSB, desde 533 MT/s hasta 1600 MT/s.
• Se aumentó el tamaño de la caché L2, con un rango de entre 1 MB y 12 MB (los procesadores Core 2 Duo utilizan una caché L2 compartida, mientras que los procesadores Core 2 Quad tienen la mitad de la caché total compartida por cada par de núcleos).
• Dynamic Front Side Bus Throttling (algunos modelos móviles), donde la velocidad del FSB se reduce a la mitad, lo que por extensión reduce a la mitad la velocidad del procesador. De esta manera, el procesador pasa a un modo de bajo consumo de energía llamado Super Low Frequency Mode que ayuda a extender la vida útil de la batería.
• Tecnología de aceleración dinámica para algunos procesadores Core 2 Duo móviles y tecnología de aceleración dinámica dual para procesadores Core 2 Quad móviles. La tecnología de aceleración dinámica permite que la CPU realice overclocking de un núcleo del procesador mientras apaga el otro. En la tecnología de aceleración dinámica dual, se desactivan dos núcleos y se realizan overclocking de dos núcleos. Esta función se activa cuando una aplicación solo utiliza un núcleo para Core 2 Duo o hasta dos núcleos para Core 2 Quad. El overclocking se realiza aumentando el multiplicador de reloj en 1.

Si bien todos estos chips son técnicamente derivados del Pentium Pro, la arquitectura ha pasado por varios cambios radicales desde su inicio. ^[9]

• Lista de microarquitecturas de CPU Intel