ARM Cortex-A15

ARM Cortex-A15

información general
Lanzado	En producción a finales de 2011, [1] y al mercado a finales de 2012 [2]
Diseñado por	Tenencias de ARM
Actuación
Frecuencia máxima de reloj de la CPU	De 1,0 GHz a 2,5 GHz
Cache
Caché L1	64  KB (32 KB de caché I, 32 KB de caché D) por núcleo
Caché L2	Hasta 4  MB [3] por clúster
Caché L3	ninguno
Arquitectura y clasificación
Nodo tecnológico	32 nm /28 nm inicialmente [4] hasta la hoja de ruta de 22 nm [4]
Conjunto de instrucciones	ARMv7-A
Especificaciones físicas
Núcleos	1–4 por clúster, 1–2 clústeres por chip físico [5]

El ARM Cortex-A15 MPCore es un núcleo de procesador de 32 bits con licencia de ARM Holdings que implementa la arquitectura ARMv7-A . Es un procesador multinúcleo con una canalización superescalar fuera de orden que funciona a una velocidad de hasta 2,5  GHz . ^[6]

ARM ha afirmado que el núcleo Cortex-A15 es un 40 por ciento más potente que el núcleo Cortex-A9 con el mismo número de núcleos a la misma velocidad. ^[7] Los primeros diseños A15 salieron al mercado en el otoño de 2011, pero los productos basados ​​en el chip no llegaron al mercado hasta 2012. ^[1]

Las características principales del núcleo Cortex-A15 son:

• Extensiones de dirección física grande (LPAE) de 40 bits que direccionan hasta 1  TB de RAM con un espacio de dirección virtual de 32 bits . ^{[8] [9] [10]}
• Tubería de ejecución de números enteros de 15 etapas/punto flotante de 17 a 25 etapas, con tubería de ejecución superescalar de 3 vías para problemas especulativos fuera de orden ^[11]
• 4 núcleos por clúster, hasta 2 clústeres por chip con CoreLink 400 (CCI-400, una interconexión coherente AMBA-4) y 4 clústeres por chip con CCN-504. ^[12] ARM proporciona especificaciones, pero los licenciatarios diseñan individualmente los chips ARM, y AMBA-4 escala más allá de 2 clústeres. El límite teórico es de 16 clústeres; se utilizan 4 bits para codificar el número CLUSTERID en el registro CP15 (bits 8 a 11). ^[13]
• Extensiones DSP y NEON SIMD integradas (por núcleo)
• Unidad de punto flotante VFPv4 integrada (por núcleo)
• Soporte de virtualización de hardware
• Codificación del conjunto de instrucciones Thumb-2 para reducir el tamaño de los programas con poco impacto en el rendimiento
• Extensiones de seguridad de TrustZone
• Jazelle RCT para compilación JIT
• Program Trace Macrocell y CoreSight Design Kit para un seguimiento discreto de la ejecución de instrucciones
• 32 KB de datos + 32 KB de caché L1 de instrucciones por núcleo
• Controlador de caché de nivel 2 de baja latencia integrado, hasta 4 MB por clúster

La primera implementación vino de Samsung en 2012 con el Exynos 5 Dual, que se envió en octubre de 2012 con el Samsung Chromebook Series 3 (versión ARM), seguido en noviembre por el Google Nexus 10 .

Comunicados de prensa de implementaciones actuales:

• Sistema en chip Broadcom ^[14]
• HiSilicon K3V3 ^[15]
• Nvidia Tegra 4 (Wayne) ^[16] y Tegra K1.
• Samsung Exynos 5 Dual, Quad y Octa ^[17]
• ST-Ericsson Nova A9600 (cancelado) ( doble núcleo a 2,5 GHz sobre 20 000 DMIPS) ^{[18] [19]}
• SoCs OMAP 5 de Texas Instruments ^[20] y familia Sitara AM57x ^[21]

Se espera que otros licenciatarios, como LG , ^{[22] [23]} produzcan un diseño basado en el A15 en algún momento.

• Arquitectura ARM
• Comparación de núcleos ARMv7-A
• Comparación de núcleos ARMv8-A
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• Lista de aplicaciones de los núcleos ARM
• Lista de núcleos ARM

• Sitio web oficial