Familia de arquitectura ARM

BRAZO

Diseñador	Sophie Wilson Steve Furber Computadoras Acorn / Arm Holdings
Pedazos	32 bits , 64 bits
Introducido	1985 ; hace 39 años ( 1985 )
Diseño	RIESGO
Tipo	Cargar-almacenar
Derivación	Código de condición , comparar y ramificar
Abierto	Propiedad

ARM (estilizado en minúsculas como arm , anteriormente un acrónimo de Advanced RISC Machines y originalmente Acorn RISC Machine ) es una familia de arquitecturas de conjunto de instrucciones (ISA) RISC para procesadores de computadoras . Arm Holdings desarrolla las ISA y las licencia a otras compañías, que construyen los dispositivos físicos que utilizan el conjunto de instrucciones. También diseña y licencia núcleos que implementan estas ISA.

Debido a sus bajos costos, bajo consumo de energía y baja generación de calor, los procesadores ARM son útiles para dispositivos livianos, portátiles y alimentados por batería, incluidos teléfonos inteligentes , computadoras portátiles y tabletas , así como sistemas integrados . ^{[3] [4] [5]} Sin embargo, los procesadores ARM también se utilizan para computadoras de escritorio y servidores , incluida la supercomputadora más rápida del mundo ( Fugaku ) ​​desde 2020 ^[6] hasta 2022. Con más de 230 mil millones de chips ARM producidos, ^{[7] [8]} desde al menos 2003, y con su dominio aumentando cada año ^[actualizar], ARM es la familia de arquitecturas de conjuntos de instrucciones más utilizada. ^{[9] [4] [10] [11] [12]}

Ha habido varias generaciones del diseño ARM. El ARM1 original usaba una estructura interna de 32 bits pero tenía un espacio de direcciones de 26 bits que lo limitaba a 64 MB de memoria principal . Esta limitación se eliminó en la serie ARMv3, que tiene un espacio de direcciones de 32 bits, y varias generaciones adicionales hasta ARMv7 mantuvieron los 32 bits. Lanzada en 2011, la arquitectura ARMv8-A agregó soporte para un espacio de direcciones de 64 bits y aritmética de 64 bits con su nuevo conjunto de instrucciones de longitud fija de 32 bits. ^[13] Arm Holdings también ha lanzado una serie de conjuntos de instrucciones adicionales para diferentes reglas; la extensión "Thumb" agrega instrucciones de 32 y 16 bits para una densidad de código mejorada , mientras que Jazelle agregó instrucciones para manejar directamente el bytecode de Java . Los cambios más recientes incluyen la adición de subprocesamiento múltiple simultáneo (SMT) para un rendimiento mejorado o tolerancia a fallas . ^[14]

El primer diseño de gran éxito de Acorn Computers fue el BBC Micro , presentado en diciembre de 1981. Se trataba de una máquina relativamente convencional basada en la CPU MOS Technology 6502 , pero que funcionaba aproximadamente al doble del rendimiento de diseños de la competencia, como el Apple II, debido a su uso de memoria dinámica de acceso aleatorio (DRAM) más rápida. La DRAM típica de la época funcionaba a unos 2 MHz; Acorn llegó a un acuerdo con Hitachi para el suministro de piezas más rápidas de 4 MHz. ^[15]

Las máquinas de la época generalmente compartían memoria entre el procesador y el framebuffer , lo que permitía al procesador actualizar rápidamente el contenido de la pantalla sin tener que realizar entradas y salidas (E/S) por separado. Como la sincronización de la visualización de video es exigente, el hardware de video tenía que tener acceso prioritario a esa memoria. Debido a una peculiaridad del diseño del 6502, la CPU dejaba la memoria intacta durante la mitad del tiempo. Por lo tanto, al ejecutar la CPU a 1 MHz, el sistema de video podía leer datos durante esos tiempos de inactividad, ocupando el ancho de banda total de 2 MHz de la RAM. En el BBC Micro, el uso de RAM de 4 MHz permitió utilizar la misma técnica, pero funcionando al doble de velocidad. Esto le permitió superar a cualquier máquina similar en el mercado. ^[16]

1981 fue también el año en que se presentó la IBM Personal Computer . Utilizando el recientemente presentado Intel 8088 , una CPU de 16 bits en comparación con el diseño de 8 bits del 6502 , ofrecía un rendimiento general superior. Su introducción cambió radicalmente el mercado de las computadoras de escritorio: lo que había sido en gran medida un mercado de pasatiempos y juegos que surgió durante los cinco años anteriores comenzó a cambiar a una herramienta empresarial imprescindible donde los diseños anteriores de 8 bits simplemente no podían competir. Incluso los diseños más nuevos de 32 bits también estaban llegando al mercado, como el Motorola 68000 ^[17] y el National Semiconductor NS32016 ^[18] .

Acorn comenzó a considerar cómo competir en este mercado y produjo un nuevo diseño en papel llamado Acorn Business Computer . Se fijaron el objetivo de producir una máquina con diez veces el rendimiento del BBC Micro, pero al mismo precio. ^[19] Esto superaría y costaría menos que el PC. Al mismo tiempo, la reciente introducción del Apple Lisa llevó el concepto de interfaz gráfica de usuario (GUI) a una audiencia más amplia y sugirió que el futuro pertenecía a las máquinas con una GUI. ^[20] Sin embargo, el Lisa costaba $ 9,995, ya que estaba equipado con chips de soporte, grandes cantidades de memoria y una unidad de disco duro , todo muy caro en ese entonces. ^[21]

Los ingenieros comenzaron entonces a estudiar todos los diseños de CPU disponibles. Su conclusión sobre los diseños de 16 bits existentes fue que eran mucho más caros y todavía eran "un poco basura", ^[22] ofreciendo solo un rendimiento ligeramente superior al de su diseño BBC Micro. También casi siempre exigían una gran cantidad de chips de soporte para operar incluso a ese nivel, lo que aumentaba el costo de la computadora en su conjunto. Estos sistemas simplemente no alcanzarían el objetivo de diseño. ^[22] También consideraron los nuevos diseños de 32 bits, pero costaban aún más y tenían los mismos problemas con los chips de soporte. ^[23] Según Sophie Wilson , todos los procesadores probados en ese momento tenían un rendimiento similar, con un ancho de banda de aproximadamente 4 Mbit/s. ^{[24] [a]}

Dos eventos clave llevaron a Acorn por el camino hacia ARM. Uno fue la publicación de una serie de informes de la Universidad de California, Berkeley , que sugerían que un diseño de chip simple podría, no obstante, tener un rendimiento extremadamente alto, mucho mayor que los últimos diseños de 32 bits en el mercado. ^[25] El segundo fue una visita de Steve Furber y Sophie Wilson al Western Design Center , una empresa dirigida por Bill Mensch y su hermana, que se había convertido en el sucesor lógico del equipo MOS y estaba ofreciendo nuevas versiones como la WDC 65C02 . El equipo de Acorn vio a estudiantes de secundaria produciendo diseños de chips en máquinas Apple II, lo que sugería que cualquiera podía hacerlo. ^{[26] [27]} En contraste, una visita a otra empresa de diseño que trabajaba en CPU modernas de 32 bits reveló un equipo con más de una docena de miembros que ya estaban en la revisión H de su diseño y, sin embargo, todavía contenía errores. ^[b] Esto consolidó su decisión a fines de 1983 de comenzar su propio diseño de CPU, la Acorn RISC Machine. ^[28]

Los diseños originales de Berkeley RISC eran, en cierto sentido, sistemas de enseñanza, no diseñados específicamente para un rendimiento absoluto. A los conceptos básicos de RISC, basados ​​en registros y carga/almacenamiento, ARM agregó una serie de notas de diseño bien recibidas del 6502. La principal de ellas era la capacidad de servir interrupciones rápidamente , lo que permitía a las máquinas ofrecer un rendimiento de entrada/salida razonable sin hardware externo agregado. Para ofrecer interrupciones con un rendimiento similar al del 6502, el diseño de ARM limitó su espacio de dirección física a 64 MB de espacio direccionable total, lo que requería 26 bits de dirección. Como las instrucciones tenían una longitud de 4 bytes (32 bits) y debían estar alineadas en límites de 4 bytes, los 2 bits inferiores de una dirección de instrucción siempre eran cero. Esto significaba que el contador de programa (PC) solo necesitaba tener 24 bits, lo que permitía almacenarlo junto con los indicadores de procesador de ocho bits en un solo registro de 32 bits. Esto significaba que al recibir una interrupción, todo el estado de la máquina podía ser guardado en una sola operación, mientras que si el PC hubiera sido un valor completo de 32 bits, se necesitarían operaciones separadas para almacenar el PC y los indicadores de estado. Esta decisión redujo a la mitad la sobrecarga de interrupciones. ^[29]

Otro cambio, y uno de los más importantes en términos de rendimiento práctico en el mundo real, fue la modificación del conjunto de instrucciones para aprovechar el modo de página de la DRAM . Introducido recientemente, el modo de página permitía que los accesos posteriores a la memoria se ejecutaran el doble de rápido si se encontraban aproximadamente en la misma ubicación, o "página", en el chip DRAM. El diseño de Berkeley no consideró el modo de página y trató a toda la memoria por igual. El diseño ARM agregó instrucciones especiales de acceso a la memoria de tipo vectorial, los "ciclos S", que se podían usar para llenar o guardar múltiples registros en una sola página utilizando el modo de página. Esto duplicó el rendimiento de la memoria cuando se podían usar, y fue especialmente importante para el rendimiento gráfico. ^[30]

Los diseños RISC de Berkeley utilizaban ventanas de registro para reducir la cantidad de guardados y restauraciones de registros realizados en llamadas a procedimientos ; el diseño ARM no adoptó esto.

Wilson desarrolló el conjunto de instrucciones, escribiendo una simulación del procesador en BBC BASIC que se ejecutaba en un BBC Micro con un segundo procesador 6502. ^{[31] [32]} Esto convenció a los ingenieros de Acorn de que estaban en el camino correcto. Wilson se acercó al director ejecutivo de Acorn, Hermann Hauser , y solicitó más recursos. Hauser dio su aprobación y reunió a un pequeño equipo para diseñar el procesador real basado en el ISA de Wilson. ^[33] El proyecto oficial de la máquina RISC de Acorn comenzó en octubre de 1983.

Acorn eligió a VLSI Technology como "socio de silicio", ya que eran una fuente de ROM y chips personalizados para Acorn. Acorn proporcionó el diseño y VLSI proporcionó la disposición y la producción. Las primeras muestras de silicio ARM funcionaron correctamente cuando se recibieron y probaron por primera vez el 26 de abril de 1985. ^[3] Conocidas como ARM1, estas versiones funcionaban a 6 MHz. ^[34]

La primera aplicación de ARM fue como segundo procesador para el BBC Micro, donde ayudó a desarrollar software de simulación para finalizar el desarrollo de los chips de soporte (VIDC, IOC, MEMC) y aceleró el software CAD utilizado en el desarrollo de ARM2. Posteriormente, Wilson reescribió BBC BASIC en lenguaje ensamblador ARM . El profundo conocimiento adquirido al diseñar el conjunto de instrucciones permitió que el código fuera muy denso, lo que convirtió a ARM BBC BASIC en una prueba extremadamente buena para cualquier emulador ARM.

El resultado de las simulaciones en las placas ARM1 condujo a la introducción a fines de 1986 del diseño ARM2 que funcionaba a 8 MHz, y a principios de 1987 a la versión con aumento de velocidad de 10 a 12 MHz. ^[c] Un cambio significativo en la arquitectura subyacente fue la adición de un multiplicador de Booth , mientras que anteriormente la multiplicación tenía que realizarse en software. ^[36] Además, un nuevo modo Fast Interrupt reQuest, FIQ para abreviar, permitió que los registros 8 a 14 se reemplazaran como parte de la interrupción en sí. Esto significaba que las solicitudes FIQ no tenían que guardar sus registros, lo que aceleraba aún más las interrupciones. ^[37]

El primer uso del ARM2 fueron los modelos de computadoras personales Acorn Archimedes A305, A310 y A440, lanzados en 1987.

Según el benchmark Dhrystone , el ARM2 ofrecía aproximadamente siete veces el rendimiento de un sistema típico basado en 68000 de 7 MHz como el Amiga o el Macintosh SE . Era el doble de rápido que un Intel 80386 funcionando a 16 MHz, y aproximadamente la misma velocidad que un superminiordenador multiprocesador VAX-11/784 . Los únicos sistemas que lo superaban eran las estaciones de trabajo basadas en RISC Sun SPARC y MIPS R2000 . ^[38] Además, como la CPU estaba diseñada para E/S de alta velocidad, prescindía de muchos de los chips de soporte que se ven en estas máquinas; en particular, carecía de cualquier controlador de acceso directo a memoria (DMA) dedicado que a menudo se encontraba en las estaciones de trabajo. El sistema gráfico también se simplificó basándose en el mismo conjunto de suposiciones subyacentes sobre la memoria y la sincronización. El resultado fue un diseño drásticamente simplificado, que ofrecía un rendimiento a la par con las costosas estaciones de trabajo pero a un precio similar al de los ordenadores de sobremesa contemporáneos. ^[38]

El ARM2 presentaba un bus de datos de 32 bits , un espacio de direcciones de 26 bits y 27 registros de 32 bits , de los cuales 16 son accesibles en cualquier momento (incluido el PC ). ^[39] El ARM2 tenía un recuento de transistores de solo 30 000, ^[40] en comparación con el modelo 68000 de Motorola, seis años más antiguo, con alrededor de 68 000. Gran parte de esta simplicidad provenía de la falta de microcódigo , que representa aproximadamente entre un cuarto y un tercio de los transistores del 68000, y la falta de (como la mayoría de las CPU de la época) una caché . Esta simplicidad permitió que el ARM2 tuviera un bajo consumo de energía y un empaquetado térmico más simple al tener menos transistores alimentados. Sin embargo, ARM2 ofrecía un mejor rendimiento que el IBM PS/2 Modelo 50 de 1987 , que inicialmente utilizaba un Intel 80286 , ofreciendo 1,8 MIPS a 10 MHz, y más tarde, en 1987, los 2 MIPS del PS/2 70, con su Intel 386 DX a 16 MHz. ^{[41] [42]}

Se produjo un sucesor, ARM3, con una caché de 4 KB, que mejoró aún más el rendimiento. ^[43] El bus de direcciones se amplió a 32 bits en el ARM6, pero el código del programa todavía tenía que estar dentro de los primeros 64 MB de memoria en modo de compatibilidad de 26 bits, debido a los bits reservados para los indicadores de estado. ^[44]

A finales de los años 1980, Apple Computer y VLSI Technology empezaron a trabajar con Acorn en nuevas versiones del núcleo ARM. En 1990, Acorn escindió el equipo de diseño y lo convirtió en una nueva empresa llamada Advanced RISC Machines Ltd., ^{[45] [46] [47]} que se convirtió en ARM Ltd. cuando su empresa matriz, Arm Holdings plc, salió a bolsa en la Bolsa de Londres y en el Nasdaq en 1998. ^[48] El nuevo trabajo de Apple con ARM acabaría evolucionando hasta convertirse en el ARM6, que se lanzó por primera vez a principios de 1992. Apple utilizó el ARM610 basado en ARM6 como base para su PDA Apple Newton .

En 1994, Acorn utilizó el ARM610 como la unidad central de procesamiento (CPU) principal en sus computadoras RiscPC . DEC licenció la arquitectura ARMv4 y produjo el StrongARM . ^[49] A 233  MHz , esta CPU consumía solo un vatio (las versiones más nuevas consumen mucho menos). Este trabajo fue luego transferido a Intel como parte de un acuerdo judicial, e Intel aprovechó la oportunidad para complementar su línea i960 con el StrongARM. Intel desarrolló más tarde su propia implementación de alto rendimiento llamada XScale , que desde entonces ha vendido a Marvell . El recuento de transistores del núcleo ARM se mantuvo esencialmente igual a lo largo de estos cambios; ARM2 tenía 30.000 transistores, ^[50] mientras que ARM6 creció solo a 35.000. ^[51]

En 2005, aproximadamente el 98% de todos los teléfonos móviles vendidos utilizaban al menos un procesador ARM. ^[52] En 2010, los productores de chips basados ​​en arquitecturas ARM informaron envíos de 6.100 millones de procesadores basados ​​en ARM , lo que representa el 95% de los teléfonos inteligentes , el 35% de los televisores digitales y decodificadores , y el 10% de las computadoras móviles . En 2011, la arquitectura ARM de 32 bits fue la arquitectura más utilizada en dispositivos móviles y la de 32 bits más popular en sistemas integrados. ^[53] En 2013, se produjeron 10 mil millones ^[54] y "los chips basados ​​en ARM se encuentran en casi el 60 por ciento de los dispositivos móviles del mundo". ^[55]

El negocio principal de Arm Holdings es la venta de núcleos de propiedad intelectual , que los licenciatarios utilizan para crear microcontroladores (MCU), CPU y sistemas en chips basados ​​en esos núcleos. El fabricante del diseño original combina el núcleo ARM con otras partes para producir un dispositivo completo, normalmente uno que se puede construir en plantas de fabricación de semiconductores (fabs) existentes a bajo costo y aún así ofrecer un rendimiento sustancial. La implementación más exitosa ha sido el ARM7TDMI con cientos de millones vendidos. Atmel ha sido un centro de diseño precursor en el sistema integrado basado en ARM7TDMI.

Las arquitecturas ARM utilizadas en teléfonos inteligentes, PDA y otros dispositivos móviles varían desde ARMv5 hasta ARMv8-A .

En 2009, algunos fabricantes introdujeron netbooks basados ​​en CPU de arquitectura ARM, en competencia directa con los netbooks basados ​​en Intel Atom . ^[56]

Arm Holdings ofrece una variedad de condiciones de licencia, que varían en costo y resultados. Arm Holdings proporciona a todos los licenciatarios una descripción integrable del hardware del núcleo ARM, así como un conjunto completo de herramientas de desarrollo de software ( compilador , depurador , kit de desarrollo de software ) y el derecho a vender silicio fabricado que contenga la CPU ARM.

Los paquetes SoC que integran los diseños centrales de ARM incluyen las primeras tres generaciones de Nvidia Tegra, la familia Quatro de CSR plc, Nova y NovaThor de ST-Ericsson, el MCU Precision32 de Silicon Labs, los productos OMAP de Texas Instruments , los productos Hummingbird y Exynos de Samsung , los A4 , A5 y A5X de Apple , y el i.MX de NXP .

Los licenciatarios fabless , que desean integrar un núcleo ARM en su propio diseño de chip, normalmente solo están interesados ​​en adquirir un núcleo de propiedad intelectual de semiconductores verificado y listo para fabricar . Para estos clientes, Arm Holdings ofrece una descripción de la lista de conexiones de puertas del núcleo ARM elegido, junto con un modelo de simulación abstracto y programas de prueba para ayudar a la integración y verificación del diseño. Los clientes más ambiciosos, incluidos los fabricantes de dispositivos integrados (IDM) y los operadores de fundiciones, optan por adquirir la propiedad intelectual del procesador en forma de RTL sintetizable ( Verilog ). Con el RTL sintetizable, el cliente tiene la capacidad de realizar optimizaciones y extensiones a nivel arquitectónico. Esto permite al diseñador lograr objetivos de diseño exóticos que de otro modo no serían posibles con una lista de conexiones sin modificar ( alta velocidad de reloj , muy bajo consumo de energía, extensiones del conjunto de instrucciones, etc.). Si bien Arm Holdings no otorga al licenciatario el derecho a revender la arquitectura ARM en sí, los licenciatarios pueden vender libremente productos fabricados, como dispositivos de chip, placas de evaluación y sistemas completos. Las fundiciones comerciales pueden ser un caso especial; No sólo se les permite vender núcleos ARM que contienen silicio terminado, sino que generalmente tienen el derecho de refabricar núcleos ARM para otros clientes.

Arm Holdings establece el precio de su propiedad intelectual en función del valor percibido. Los núcleos ARM de menor rendimiento suelen tener costes de licencia más bajos que los núcleos de mayor rendimiento. En términos de implementación, un núcleo sintetizable cuesta más que un núcleo macrohard (blackbox). Para complicar aún más las cosas, una fundición comercial que posea una licencia ARM, como Samsung o Fujitsu, puede ofrecer a los clientes de la fábrica costes de licencia reducidos. A cambio de adquirir el núcleo ARM a través de los servicios de diseño internos de la fundición, el cliente puede reducir o eliminar el pago de la tarifa de licencia inicial de ARM.

En comparación con las fundiciones de semiconductores dedicadas (como TSMC y UMC ) sin servicios de diseño internos, Fujitsu/Samsung cobran entre dos y tres veces más por oblea fabricada . ^{[ cita requerida ]} Para aplicaciones de volumen bajo a medio, una fundición de servicios de diseño ofrece precios generales más bajos (a través de la subvención de la tarifa de licencia). Para piezas producidas en masa en gran volumen, la reducción de costos a largo plazo que se puede lograr a través de precios más bajos de las obleas reduce el impacto de los costos de ingeniería no recurrente (NRE ) de ARM, lo que hace que la fundición dedicada sea una mejor opción.

Las empresas que han desarrollado chips con núcleos diseñados por Arm incluyen la subsidiaria Annapurna Labs de Amazon.com , ^[57] Analog Devices , Apple , AppliedMicro (ahora: MACOM Technology Solutions ^[58] ), Atmel , Broadcom , Cavium , Cypress Semiconductor , Freescale Semiconductor (ahora NXP Semiconductors ), Huawei , Intel , ^{[ dudoso – discutir ]} Maxim Integrated , Nvidia , NXP , Qualcomm , Renesas , Samsung Electronics , ST Microelectronics , Texas Instruments y Xilinx .

En febrero de 2016, ARM anunció la licencia Built on ARM Cortex Technology, a menudo abreviada como licencia Built on Cortex (BoC). Esta licencia permite a las empresas asociarse con ARM y realizar modificaciones a los diseños ARM Cortex. Estas modificaciones de diseño no se compartirán con otras empresas. Estos diseños de núcleo semipersonalizados también tienen libertad de marca, por ejemplo, Kryo 280 .

Las empresas que actualmente son licenciatarias de Built on ARM Cortex Technology incluyen a Qualcomm . ^[59]

Las empresas también pueden obtener una licencia de arquitectura ARM para diseñar sus propios núcleos de CPU utilizando los conjuntos de instrucciones ARM. Estos núcleos deben cumplir plenamente con la arquitectura ARM. Entre las empresas que han diseñado núcleos que implementan una arquitectura ARM se encuentran Apple, AppliedMicro (ahora: Ampere Computing ), Broadcom, Cavium (ahora: Marvell), Digital Equipment Corporation , Intel, Nvidia, Qualcomm, Samsung Electronics, Fujitsu y NUVIA Inc. (adquirida por Qualcomm en 2021).

El 16 de julio de 2019, ARM anunció ARM Flexible Access, que brinda acceso ilimitado a la propiedad intelectual (PI) de ARM incluida para el desarrollo. Se requieren tarifas de licencia por producto una vez que el cliente llega a la etapa de producción o de creación de prototipos. ^{[60] [61]}

El 75 % de las IP más recientes de ARM durante los últimos dos años están incluidas en ARM Flexible Access. A octubre de 2019:

• Procesadores: Cortex-A5 , Cortex-A7 , Cortex-A32 , Cortex-A34 , Cortex-A35 , Cortex-A53 , Cortex-R5 , Cortex-R8 , Cortex-R52 , Cortex-M0 , Cortex-M0+ , Cortex-M3 , Cortex-M4 , Cortex-M7 , Cortex-M23 , Cortex-M33
• GPU: Mali-G52 , Mali-G31 . Incluye kits de desarrollo de controladores Mali (DDK).
• Interconexión: CoreLink NIC-400, CoreLink NIC-450, CoreLink CCI-400, CoreLink CCI-500, CoreLink CCI-550, ADB-400 AMBA, XHB-400 AXI-AHB
• Controladores del sistema: CoreLink GIC-400, CoreLink GIC-500, PL192 VIC, BP141 TrustZone Memory Wrapper, CoreLink TZC-400, CoreLink L2C-310, CoreLink MMU-500, interfaz de memoria BP140
• IP de seguridad: CryptoCell-312, CryptoCell-712, generador de números aleatorios reales TrustZone
• Controladores periféricos: PL011 UART, PL022 SPI, PL031 RTC
• Depuración y seguimiento: CoreSight SoC-400, CoreSight SDC-600, CoreSight STM-500, CoreSight System Trace Macrocell, CoreSight Trace Memory Controller
• Kits de diseño: Corstone-101, Corstone-201
• IP física: Artisan PIK para Cortex-M33 TSMC 22ULL, incluidos compiladores de memoria, bibliotecas lógicas, GPIO y documentación
• Herramientas y materiales: Socrates IP ToolingARM Design Studio, modelos de sistemas virtuales
• Soporte: Soporte técnico ARM estándar, capacitación en línea ARM, actualizaciones de mantenimiento, créditos para capacitación en el sitio y revisiones de diseño

Arm proporciona una lista de proveedores que implementan núcleos ARM en sus diseños (productos estándar específicos de la aplicación (ASSP), microprocesadores y microcontroladores). ^[102]

Los núcleos ARM se utilizan en varios productos, en particular en PDA y teléfonos inteligentes . Algunos ejemplos informáticos son los dispositivos Surface , Surface 2 y Pocket PC de primera generación de Microsoft (posteriores a 2002 ), los iPads de Apple , las tabletas Eee Pad Transformer de Asus y varios portátiles Chromebook . Otros ejemplos incluyen los teléfonos inteligentes iPhone y los reproductores multimedia portátiles iPod de Apple , las cámaras digitales Canon PowerShot , el híbrido Nintendo Switch , el procesador de seguridad Wii y las consolas de juegos portátiles 3DS , y los sistemas de navegación paso a paso TomTom .

En 2005, Arm participó en el desarrollo de la computadora SpiNNaker de la Universidad de Manchester , que utilizaba núcleos ARM para simular el cerebro humano . ^[103]

Los chips ARM también se utilizan en Raspberry Pi , BeagleBoard , BeagleBone , PandaBoard y otros ordenadores de placa única , porque son muy pequeños, económicos y consumen muy poca energía.

La arquitectura ARM de 32 bits ( ARM32 ), como ARMv7-A (que implementa AArch32; consulte la sección sobre Armv8-A para obtener más información), fue la arquitectura más utilizada en dispositivos móviles en 2011. ^[actualizar][ ^53]

Desde 1995, varias versiones del Manual de referencia de arquitectura ARM (consulte § Enlaces externos) han sido la principal fuente de documentación sobre la arquitectura y el conjunto de instrucciones de los procesadores ARM, y distinguen las interfaces que todos los procesadores ARM deben admitir (como la semántica de las instrucciones) de los detalles de implementación que pueden variar. La arquitectura ha evolucionado con el tiempo y la versión siete de la arquitectura, ARMv7, define tres "perfiles" de arquitectura:

• Perfil A, el perfil de "Aplicación", implementado por núcleos de 32 bits de la serie Cortex-A y por algunos núcleos que no son ARM
• Perfil R, el perfil "en tiempo real", implementado por los núcleos de la serie Cortex-R
• Perfil M, el perfil "Microcontrolador", implementado por la mayoría de los núcleos de la serie Cortex-M

Aunque los perfiles de arquitectura se definieron primero para ARMv7, ARM posteriormente definió la arquitectura ARMv6-M (utilizada por Cortex M0 / M0+ / M1 ) como un subconjunto del perfil ARMv7-M con menos instrucciones.

Excepto en el perfil M, la arquitectura ARM de 32 bits especifica varios modos de CPU, según las características de la arquitectura implementadas. En cualquier momento, la CPU puede estar en un solo modo, pero puede cambiar de modo debido a eventos externos (interrupciones) o programáticamente. ^[104]

• Modo de usuario: el único modo sin privilegios.
• Modo FIQ: un modo privilegiado al que se ingresa siempre que el procesador acepta una solicitud de interrupción rápida .
• Modo IRQ: un modo privilegiado al que se ingresa siempre que el procesador acepta una interrupción.
• Modo supervisor (svc): un modo privilegiado al que se ingresa siempre que se reinicia la CPU o cuando se ejecuta una instrucción SVC.
• Modo de aborto: un modo privilegiado al que se ingresa siempre que ocurre una excepción de aborto de precarga o de aborto de datos.
• Modo indefinido: un modo privilegiado al que se ingresa siempre que ocurre una excepción de instrucción indefinida.
• Modo de sistema (ARMv4 y superior): el único modo privilegiado al que no se ingresa mediante una excepción. Solo se puede ingresar ejecutando una instrucción que escriba explícitamente en los bits de modo del Registro de estado del programa actual (CPSR) desde otro modo privilegiado (no desde el modo de usuario).
• Modo de monitor (extensiones de seguridad ARMv6 y ARMv7, ARMv8 EL3): se introduce un modo de monitor para admitir la extensión TrustZone en núcleos ARM.
• Modo Hyp (extensiones de virtualización ARMv7, ARMv8 EL2): un modo de hipervisor que admite los requisitos de virtualización de Popek y Goldberg para el funcionamiento no seguro de la CPU. ^{[105] [106]}
• Modo de subproceso (ARMv6-M, ARMv7-M, ARMv8-M): un modo que se puede especificar como privilegiado o no privilegiado. También se puede especificar si se utiliza el puntero de pila principal (MSP) o el puntero de pila de proceso (PSP) en el registro CONTROL con acceso privilegiado. Este modo está diseñado para tareas de usuario en el entorno RTOS, pero se utiliza normalmente en hardware físico para superbucles.
• Modo controlador (ARMv6-M, ARMv7-M, ARMv8-M): un modo dedicado al manejo de excepciones (excepto las REINICIO, que se manejan en modo de subproceso). El modo controlador siempre utiliza MSP y funciona en un nivel privilegiado.

La implementación original (y posterior) de ARM estaba cableada sin microcódigo , como el procesador 6502 de 8 bits mucho más simple utilizado en las microcomputadoras Acorn anteriores.

La arquitectura ARM de 32 bits (y la arquitectura de 64 bits en su mayor parte) incluye las siguientes características RISC:

• Arquitectura de carga y almacenamiento .
• La versión original de la arquitectura no admite accesos no alineados a la memoria . ARMv6 y posteriores, excepto algunas versiones de microcontroladores, admiten accesos no alineados para instrucciones de carga/almacenamiento de media palabra y de una sola palabra con algunas limitaciones, como la falta de atomicidad garantizada . ^{[107] [108]}
• Archivo de registro uniforme de 16 × 32 bits (incluye el contador de programa, el puntero de pila y el registro de enlace).
• Se arregló el ancho de instrucción de 32 bits para facilitar la decodificación y la segmentación , a costa de una menor densidad de código . Más tarde, el conjunto de instrucciones Thumb agregó instrucciones de 16 bits y aumentó la densidad de código.
• Ejecución principalmente de un solo ciclo de reloj.

Para compensar el diseño más simple, en comparación con procesadores como el Intel 80286 y el Motorola 68020 , se utilizaron algunas características de diseño adicionales:

• La ejecución condicional de la mayoría de las instrucciones reduce la sobrecarga de bifurcación y compensa la falta de un predictor de bifurcación en los primeros chips.
• Las instrucciones aritméticas modifican los códigos de condición sólo cuando se desea.
• El desplazador de barril de 32 bits se puede utilizar sin pérdida de rendimiento con la mayoría de las instrucciones aritméticas y cálculos de direcciones.
• Tiene potentes modos de direccionamiento indexado .
• Un registro de enlace admite llamadas rápidas a funciones de hoja.
• Un subsistema de interrupción de 2 niveles de prioridad, simple pero rápido, tiene bancos de registros conmutados.

ARM incluye operaciones aritméticas de números enteros para sumar, restar y multiplicar; algunas versiones de la arquitectura también admiten operaciones de división.

ARM admite multiplicaciones de 32 bits × 32 bits con un resultado de 32 bits o de 64 bits, aunque los núcleos Cortex-M0 / M0+ / M1 no admiten resultados de 64 bits. ^[109] Algunos núcleos ARM también admiten multiplicaciones de 16 bits × 16 bits y de 32 bits × 16 bits.

Las instrucciones de división solo están incluidas en las siguientes arquitecturas ARM:

• Las arquitecturas Armv7-M y Armv7E-M siempre incluyen instrucciones de división. ^[110]
• La arquitectura Armv7-R siempre incluye instrucciones de división en el conjunto de instrucciones Thumb, pero opcionalmente en su conjunto de instrucciones de 32 bits. ^[111]
• La arquitectura Armv7-A incluye opcionalmente las instrucciones de división. Es posible que las instrucciones no se implementen, o que se implementen solo en el conjunto de instrucciones Thumb, o que se implementen tanto en el conjunto de instrucciones Thumb como en el ARM, o que se implementen si se incluyen las extensiones de virtualización. ^[111]

Los registros R0 a R7 son los mismos en todos los modos de CPU; nunca están bancarizados.

Los registros R8 a R12 son los mismos en todos los modos de CPU, excepto en el modo FIQ. El modo FIQ tiene sus propios registros R8 a R12.

R13 y R14 se almacenan en todos los modos de CPU privilegiados, excepto en el modo de sistema. Es decir, cada modo al que se puede ingresar debido a una excepción tiene su propio R13 y R14. Estos registros generalmente contienen el puntero de pila y la dirección de retorno de las llamadas de función, respectivamente.

Alias:

• R13 también se conoce como SP, el puntero de pila .
• R14 también se conoce como LR, el registro de enlace .
• R15 también se conoce como PC, el contador de programa .

El registro de estado del programa actual (CPSR) tiene los siguientes 32 bits. ^[112]

• M (bits 0–4) son los bits del modo del procesador.
• T (bit 5) es el bit de estado del pulgar.
• F (bit 6) es el bit de desactivación de FIQ.
• I (bit 7) es el bit de desactivación de IRQ.
• A (bit 8) es el bit de desactivación de cancelación de datos imprecisos.
• E (bit 9) es el bit de orden de bytes de los datos.
• IT (bits 10-15 y 25-26) son los bits de estado si-entonces.
• GE (bits 16–19) son los bits mayores o iguales a.
• DNM (bits 20–23) son los bits que no se modifican.
• J (bit 24) es el bit de estado de Java.
• Q (bit 27) es el bit de desbordamiento persistente.
• V (bit 28) es el bit de desbordamiento.
• C (bit 29) es el bit de transporte/préstamo/extensión.
• Z (bit 30) es el bit cero.
• N (bit 31) es el bit negativo/menor que.

Casi todas las instrucciones ARM tienen una función de ejecución condicional llamada predicación , que se implementa con un selector de código de condición de 4 bits (el predicado). Para permitir la ejecución incondicional, uno de los códigos de cuatro bits hace que la instrucción se ejecute siempre. La mayoría de las demás arquitecturas de CPU solo tienen códigos de condición en las instrucciones de bifurcación. ^[113]

Aunque el predicado ocupa cuatro de los 32 bits de un código de instrucción y, por lo tanto, reduce significativamente los bits de codificación disponibles para desplazamientos en instrucciones de acceso a memoria, evita las instrucciones de bifurcación al generar código para ifinstrucciones pequeñas . Además de eliminar las instrucciones de bifurcación en sí, esto preserva el proceso de obtención/decodificación/ejecución a costa de solo un ciclo por instrucción omitida.

Un algoritmo que proporciona un buen ejemplo de ejecución condicional es el algoritmo euclidiano basado en la resta para calcular el máximo común divisor . En el lenguaje de programación C , el algoritmo se puede escribir de la siguiente manera:

int gcd ( int a , int b ) { while ( a != b ) // Entramos al bucle cuando a < b o a > b, pero no cuando a == b if ( a > b ) // Cuando a > b hacemos esto a -= b ; else // Cuando a < b hacemos aquello (no se necesita "if (a < b)" ya que a != b está marcado en la condición while) b -= a ; return a ; }                         

El mismo algoritmo se puede reescribir de una manera más cercana a las instrucciones ARM objetivo de la siguiente manera:

bucle : // Comparar a y b GT = a > b ; LT = a < b ; NE = a != b ;                 // Realizar operaciones basadas en los resultados de las banderas si ( GT ) a -= b ; // Restar *solo* si es mayor que si ( LT ) b -= a ; // Restar *solo* si es menor que si ( NE ) goto loop ; // Repetir *solo* si los valores comparados no fueron iguales devolver a ;                   

y codificado en lenguaje ensamblador como:

; asignar a al registro r0, b al r1 bucle: CMP r0 , r1 ; establecer condición "NE" si (a ≠ b), ; "GT" si (a > b), ; o "LT" si (a < b) SUBGT r0 , r0 , r1 ; si "GT" (Mayor que), entonces a = a − b SUBLT r1 , r1 , r0 ; si "LT" (Menor que), entonces b = b − a BNE bucle ; si "NE" (No igual), entonces bucle B lr ; retorna                      

que evita las ramificaciones alrededor de las cláusulas thenand else. Si r0y r1son iguales, entonces ninguna de las SUBinstrucciones se ejecutará, eliminando la necesidad de una ramificación condicional para implementar la whilecomprobación en la parte superior del bucle, por ejemplo, si se SUBLEhubiera utilizado (menor o igual que).

Una de las formas en que el código Thumb proporciona una codificación más densa es eliminar el selector de cuatro bits de las instrucciones que no son de bifurcación.

Otra característica del conjunto de instrucciones es la capacidad de incorporar cambios y rotaciones en las instrucciones de procesamiento de datos (aritméticas, lógicas y de movimiento registro-registro), de modo que, por ejemplo, la declaración en lenguaje C :

a += ( j << 2 );    

Podría representarse como una instrucción de una palabra y un ciclo: ^[114]

AGREGAR Ra , Ra , Rj , LSL #2     

Esto da como resultado que el programa ARM típico sea más denso de lo esperado con menos accesos a la memoria; por lo tanto, la canalización se utiliza de manera más eficiente.

El procesador ARM también tiene características que rara vez se ven en otras arquitecturas RISC, como el direccionamiento relativo a PC (de hecho, en el ARM de 32 bits ^[1] el PC es uno de sus 16 registros) y modos de direccionamiento pre y post incremento.

El conjunto de instrucciones ARM ha aumentado con el tiempo. Algunos de los primeros procesadores ARM (anteriores a ARM7TDMI), por ejemplo, no tienen instrucción para almacenar una cantidad de dos bytes.

El ARM7 y las implementaciones anteriores tienen un pipeline de tres etapas ; las etapas son la búsqueda, la decodificación y la ejecución. Los diseños de mayor rendimiento, como el ARM9, tienen pipelines más profundos: Cortex-A8 tiene trece etapas. Los cambios de implementación adicionales para un mayor rendimiento incluyen un sumador más rápido y una lógica de predicción de bifurcaciones más extensa . La diferencia entre los núcleos ARM7DI y ARM7DMI, por ejemplo, fue un multiplicador mejorado; de ahí la "M" agregada.

La arquitectura ARM (pre-Armv8) proporciona una forma no intrusiva de ampliar el conjunto de instrucciones mediante "coprocesadores" que pueden ser direccionados mediante MCR, MRC, MRRC, MCRR y otras instrucciones similares. El espacio de coprocesadores está dividido lógicamente en 16 coprocesadores con números del 0 al 15, y el coprocesador 15 (cp15) está reservado para algunas funciones de control típicas, como la gestión de las memorias caché y la operación de la MMU en los procesadores que tienen uno.

En las máquinas basadas en ARM, los dispositivos periféricos suelen conectarse al procesador mediante la asignación de sus registros físicos al espacio de memoria ARM, al espacio del coprocesador o mediante la conexión a otro dispositivo (un bus) que, a su vez, se conecta al procesador. Los accesos al coprocesador tienen una latencia menor, por lo que algunos periféricos (por ejemplo, un controlador de interrupciones XScale) son accesibles de ambas formas: a través de la memoria y a través de los coprocesadores.

En otros casos, los diseñadores de chips solo integran hardware mediante el mecanismo de coprocesador. Por ejemplo, un motor de procesamiento de imágenes podría ser un pequeño núcleo ARM7TDMI combinado con un coprocesador que tiene operaciones especializadas para admitir un conjunto específico de primitivas de transcodificación de HDTV.

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Todos los procesadores ARM modernos incluyen funciones de depuración de hardware, lo que permite a los depuradores de software realizar operaciones como detener, avanzar y crear puntos de interrupción del código a partir de un reinicio. Estas funciones se crean utilizando soporte JTAG , aunque algunos núcleos más nuevos admiten opcionalmente el protocolo "SWD" de dos cables propio de ARM. En los núcleos ARM7TDMI, la "D" representaba el soporte de depuración JTAG y la "I" representaba la presencia de un módulo de depuración "EmbeddedICE". Para las generaciones de núcleos ARM7 y ARM9, EmbeddedICE sobre JTAG era un estándar de depuración de facto, aunque no estaba garantizado arquitectónicamente.

La arquitectura ARMv7 define funciones de depuración básicas a nivel arquitectónico. Estas incluyen puntos de interrupción, puntos de vigilancia y ejecución de instrucciones en un "modo de depuración"; funciones similares también estaban disponibles con EmbeddedICE. Se admiten tanto la depuración en "modo de detención" como la de "monitorización". El mecanismo de transporte real utilizado para acceder a las funciones de depuración no está especificado arquitectónicamente, pero las implementaciones generalmente incluyen compatibilidad con JTAG.

Existe una arquitectura de depuración ARM "CoreSight" independiente, que los procesadores ARMv7 no requieren arquitectónicamente.

El puerto de acceso de depuración (DAP) es una implementación de una interfaz de depuración ARM. ^[115] Hay dos implementaciones compatibles diferentes, el puerto de depuración JTAG de cable serie (SWJ-DP) y el puerto de depuración de cable serie (SW-DP). ^[116] CMSIS-DAP es una interfaz estándar que describe cómo varios programas de depuración en una PC host pueden comunicarse a través de USB con el firmware que se ejecuta en un depurador de hardware, que a su vez se comunica a través de SWD o JTAG con una CPU ARM Cortex habilitada para CoreSight. ^{[117] [118] [119]}

Para mejorar la arquitectura ARM para el procesamiento de señales digitales y aplicaciones multimedia, se agregaron instrucciones DSP al conjunto de instrucciones. ^[120] Estas se indican con una "E" en el nombre de las arquitecturas ARMv5TE y ARMv5TEJ. Las variantes E también implican T, D, M e I.

Las nuevas instrucciones son comunes en las arquitecturas de procesadores de señales digitales (DSP). Incluyen variaciones de multiplicación-acumulación con signo , suma y resta saturadas y recuento de ceros iniciales .

Introducida por primera vez en 1999, esta extensión del conjunto de instrucciones del núcleo contrastaba con el coprocesador DSP anterior de ARM conocido como Piccolo, que empleaba un conjunto de instrucciones distinto e incompatible cuya ejecución implicaba un contador de programa separado. ^[121] Las instrucciones de Piccolo empleaban un archivo de registro distinto de dieciséis registros de 32 bits, con algunas instrucciones que combinaban registros para su uso como acumuladores de 48 bits y otras instrucciones que abordaban medios registros de 16 bits. Algunas instrucciones podían operar en dos de esos valores de 16 bits en paralelo. La comunicación con el archivo de registro de Piccolo implicaba la carga en Piccolo y el almacenamiento desde las instrucciones del coprocesador Piccolo a través de dos búferes de ocho entradas de 32 bits. Descrito como reminiscente de otros enfoques, en particular el SH-DSP de Hitachi y el 68356 de Motorola, Piccolo no empleaba memoria local dedicada y dependía del ancho de banda del núcleo ARM para la recuperación de operandos del DSP, lo que afectaba al rendimiento concurrente. ^[122] El conjunto de instrucciones diferenciadas de Piccolo también resultó no ser un "buen objetivo para el compilador". ^[121]

Introducido en la arquitectura ARMv6, este fue un precursor de SIMD avanzado, también llamado Neon. ^[123]

Jazelle DBX (Direct Bytecode eXecution) es una técnica que permite ejecutar el bytecode de Java directamente en la arquitectura ARM como un tercer estado de ejecución (y conjunto de instrucciones) junto con el modo ARM y Thumb existentes. La compatibilidad con este estado se indica mediante la "J" en la arquitectura ARMv5TEJ y en los nombres de los núcleos ARM9EJ-S y ARM7EJ-S. La compatibilidad con este estado es necesaria a partir de ARMv6 (excepto para el perfil ARMv7-M), aunque los núcleos más nuevos solo incluyen una implementación trivial que no proporciona aceleración de hardware.

Para mejorar la densidad del código compilado, los procesadores desde el ARM7TDMI (lanzado en 1994 ^[124] ) han incorporado el conjunto de instrucciones comprimidas Thumb , que tienen su propio estado. (La "T" en "TDMI" indica la característica Thumb). Cuando está en este estado, el procesador ejecuta el conjunto de instrucciones Thumb, una codificación compacta de 16 bits para un subconjunto del conjunto de instrucciones ARM. ^[125] La mayoría de las instrucciones Thumb se asignan directamente a instrucciones ARM normales. El ahorro de espacio se produce al hacer implícitos algunos de los operandos de instrucción y limitar el número de posibilidades en comparación con las instrucciones ARM ejecutadas en el estado del conjunto de instrucciones ARM.

En Thumb, los códigos de operación de 16 bits tienen menos funcionalidad. Por ejemplo, solo las bifurcaciones pueden ser condicionales y muchos códigos de operación están restringidos a acceder solo a la mitad de todos los registros de propósito general de la CPU. Los códigos de operación más cortos brindan una densidad de código mejorada en general, aunque algunas operaciones requieren instrucciones adicionales. En situaciones en las que el puerto de memoria o el ancho del bus están restringidos a menos de 32 bits, los códigos de operación más cortos de Thumb permiten un mayor rendimiento en comparación con el código ARM de 32 bits, ya que es posible que se deba cargar menos código de programa en el procesador sobre el ancho de banda de memoria restringido.

A diferencia de las arquitecturas de procesador con instrucciones de longitud variable (16 o 32 bits), como Cray-1 y Hitachi SuperH , los conjuntos de instrucciones ARM y Thumb existen independientemente uno del otro. El hardware integrado, como Game Boy Advance , normalmente tiene una pequeña cantidad de RAM accesible con una ruta de datos completa de 32 bits; a la mayoría se accede a través de una ruta de datos secundaria de 16 bits o más estrecha. En esta situación, normalmente tiene sentido compilar el código Thumb y optimizar manualmente algunas de las secciones que consumen más CPU utilizando instrucciones ARM de 32 bits completas, colocando estas instrucciones más amplias en la memoria accesible por bus de 32 bits.

El primer procesador con un decodificador de instrucciones Thumb fue el ARM7TDMI. Todos los procesadores que admiten conjuntos de instrucciones de 32 bits, a partir de ARM9 e incluyendo XScale, han incluido un decodificador de instrucciones Thumb. Incluye instrucciones adoptadas de Hitachi SuperH (1992), que fue licenciado por ARM. ^[126] Las familias de procesadores más pequeñas de ARM (Cortex M0 y M1) implementan solo el conjunto de instrucciones Thumb de 16 bits para obtener el máximo rendimiento en aplicaciones de menor costo. Los procesadores ARM que no admiten el direccionamiento de 32 bits también omiten Thumb.

La tecnología Thumb-2 se introdujo en el núcleo ARM1156 , anunciado en 2003. Thumb-2 amplía el conjunto de instrucciones de 16 bits limitado de Thumb con instrucciones adicionales de 32 bits para darle más amplitud al conjunto de instrucciones, produciendo así un conjunto de instrucciones de longitud variable. Un objetivo declarado para Thumb-2 era lograr una densidad de código similar a Thumb con un rendimiento similar al conjunto de instrucciones ARM en una memoria de 32 bits.

Thumb-2 amplía el conjunto de instrucciones Thumb con manipulación de campos de bits, ramificaciones de tablas y ejecución condicional. Al mismo tiempo, el conjunto de instrucciones ARM se amplió para mantener una funcionalidad equivalente en ambos conjuntos de instrucciones. Un nuevo "lenguaje ensamblador unificado" (UAL) admite la generación de instrucciones Thumb o ARM a partir del mismo código fuente; las versiones de Thumb que se ven en procesadores ARMv7 son esencialmente tan capaces como el código ARM (incluida la capacidad de escribir controladores de interrupciones). Esto requiere un poco de cuidado y el uso de una nueva instrucción "IT" (si-entonces), que permite ejecutar hasta cuatro instrucciones sucesivas en función de una condición probada o de su inversa. Al compilar en código ARM, esto se ignora, pero al compilar en Thumb genera una instrucción real. Por ejemplo:

; si (r0 == r1) CMP r0 , r1 ITE EQ ; ARM: sin código... Thumb: instrucción IT ; entonces r0 = r2; MOVEQ r0 , r2 ; ARM: condicional; Thumb: condición a través de ITE 'T' (entonces) ; de lo contrario r0 = r3; MOVNE r0 , r3 ; ARM: condicional; Thumb: condición a través de ITE 'E' (de lo contrario) ; recuerde que la instrucción Thumb MOV no tiene bits para codificar "EQ" o "NE".          

Todos los chips ARMv7 admiten el conjunto de instrucciones Thumb. Todos los chips de la serie Cortex-A que admiten ARMv7, todos los chips de la serie Cortex-R y todos los chips de la serie ARM11 admiten tanto el "estado del conjunto de instrucciones ARM" como el "estado del conjunto de instrucciones Thumb", mientras que los chips de la serie Cortex-M admiten únicamente el conjunto de instrucciones Thumb. ^{[127] [128] [129]}

ThumbEE (erróneamente llamado Thumb-2EE en alguna documentación ARM), que se comercializó como Jazelle RCT ^[130] (Runtime Compilation Target), se anunció en 2005 y quedó obsoleto en 2011. Apareció por primera vez en el procesador Cortex-A8 . ThumbEE es un cuarto estado del conjunto de instrucciones, que realiza pequeños cambios en el conjunto de instrucciones extendido Thumb-2. Estos cambios hacen que el conjunto de instrucciones sea particularmente adecuado para el código generado en tiempo de ejecución (por ejemplo, mediante la compilación JIT ) en entornos de ejecución administrados . ThumbEE es un objetivo para lenguajes como Java , C# , Perl y Python , y permite que los compiladores JIT generen código compilado más pequeño sin reducir el rendimiento. ^{[ cita requerida ]}

Las nuevas características que ofrece ThumbEE incluyen comprobaciones automáticas de puntero nulo en cada instrucción de carga y almacenamiento, una instrucción para realizar una comprobación de límites de matriz e instrucciones especiales que llaman a un controlador. Además, debido a que utiliza la tecnología Thumb-2, ThumbEE proporciona acceso a los registros r8–r15 (donde se guarda el estado de la máquina virtual Java Jazelle/DBX). ^[131] Los controladores son pequeñas secciones de código a las que se llama con frecuencia, que se utilizan habitualmente para implementar lenguajes de alto nivel, como la asignación de memoria para un nuevo objeto. Estos cambios se deben a la reutilización de un puñado de códigos de operación y a saber que el núcleo está en el nuevo estado de ThumbEE.

El 23 de noviembre de 2011, Arm dejó de usar el conjunto de instrucciones ThumbEE, ^[132] y Armv8 eliminó el soporte para ThumbEE.

La tecnología VFP (Vector Floating Point) es una extensión del coprocesador de unidad de punto flotante (FPU) de la arquitectura ARM ^[133] (implementada de manera diferente en Armv8; los coprocesadores no están definidos allí). Proporciona computación de punto flotante de precisión simple y doble de bajo costo totalmente compatible con el estándar ANSI/IEEE Std 754-1985 para aritmética binaria de punto flotante . VFP proporciona computación de punto flotante adecuada para un amplio espectro de aplicaciones, como PDA, teléfonos inteligentes, compresión y descompresión de voz, gráficos tridimensionales y audio digital, impresoras, decodificadores y aplicaciones automotrices. La arquitectura VFP fue pensada para soportar la ejecución de instrucciones cortas de "modo vectorial", pero estas operaban en cada elemento vectorial de manera secuencial y, por lo tanto, no ofrecían el rendimiento del verdadero paralelismo vectorial de instrucción única y múltiples datos (SIMD). Por lo tanto, este modo vectorial se eliminó poco después de su introducción, ^[134] para ser reemplazado por el mucho más poderoso Advanced SIMD, también llamado Neon.

Algunos dispositivos como el ARM Cortex-A8 tienen un módulo VFPLite reducido en lugar de un módulo VFP completo, y requieren aproximadamente diez veces más ciclos de reloj por operación de coma flotante. ^[135] La arquitectura anterior a Armv8 implementaba coma flotante/SIMD con la interfaz de coprocesador. Otras unidades de coma flotante y/o SIMD que se encuentran en procesadores basados ​​en ARM que utilizan la interfaz de coprocesador incluyen FPA, FPE, iwMMXt , algunas de las cuales se implementaron en software mediante trampas, pero podrían haberse implementado en hardware. Proporcionan algunas de las mismas funciones que VFP, pero no son compatibles con él mediante códigos de operación . FPA10 también proporciona precisión extendida , pero implementa redondeo correcto (requerido por IEEE 754) solo en precisión simple. ^[136]

VFPv1

Obsoleto

VFPv2

Una extensión opcional del conjunto de instrucciones ARM en las arquitecturas ARMv5TE, ARMv5TEJ y ARMv6. VFPv2 tiene 16 registros FPU de 64 bits.

VFPv3 o VFPv3-D32

Implementado en la mayoría de los procesadores ARMv7 Cortex-A8 y A9. Es compatible con versiones anteriores de VFPv2, excepto que no puede capturar excepciones de punto flotante. VFPv3 tiene 32 registros FPU de 64 bits como estándar, agrega instrucciones VCVT para convertir entre escalar, float y double, agrega modo inmediato a VMOV para que las constantes se puedan cargar en registros FPU.

VFPv3-D16

Igual que el anterior, pero con solo 16 registros FPU de 64 bits. Implementado en procesadores Cortex-R4 y R5 y en el Tegra 2 (Cortex-A9).

VFPv3-F16

Poco común; admite el punto flotante de media precisión IEEE754-2008 (16 bits) como formato de almacenamiento.

VFPv4 o VFPv4-D32

Implementado en procesadores ARMv7 Cortex-A12 y A15, Cortex-A7 tiene opcionalmente VFPv4-D32 en el caso de una FPU con Neon. ^[137] VFPv4 tiene 32 registros FPU de 64 bits como estándar, agrega soporte de media precisión como formato de almacenamiento e instrucciones de multiplicación-acumulación fusionadas a las características de VFPv3.

VFPv4-D16

Igual que el anterior, pero con solo 16 registros FPU de 64 bits. Implementado en procesadores Cortex-A5 y A7 en el caso de una FPU sin Neon. ^[137]

VFPv5-D16-M

Implementado en Cortex-M7 cuando existe la opción de núcleo de punto flotante de precisión simple y doble.

En Debian Linux y derivados como Ubuntu y Linux Mint , armhf ( ARM hard float ) hace referencia a la arquitectura ARMv7, incluida la extensión de hardware de punto flotante adicional VFP3-D16 (y Thumb-2) mencionada anteriormente. Los paquetes de software y las herramientas de compilación cruzada utilizan los sufijos armhf vs. arm/armel para diferenciarlos. ^[138]

La extensión Advanced SIMD (también conocida como Neon o "MPE" Media Processing Engine) es un conjunto combinado de instrucciones SIMD de 64 y 128 bits que proporciona aceleración estandarizada para aplicaciones de procesamiento de medios y señales. Neon está incluido en todos los dispositivos Cortex-A8, pero es opcional en los dispositivos Cortex-A9. ^[139] Neon puede ejecutar la decodificación de audio MP3 en CPU que funcionen a 10 MHz, y puede ejecutar el códec de voz GSM de velocidad múltiple adaptativa (AMR) a 13 MHz. Cuenta con un conjunto de instrucciones completo, archivos de registro separados y hardware de ejecución independiente. ^[140] Neon admite datos de punto flotante de precisión simple (32 bits) y enteros de 8, 16, 32 y 64 bits y operaciones SIMD para manejar el procesamiento de audio y video, así como el procesamiento de gráficos y juegos. En Neon, SIMD admite hasta 16 operaciones al mismo tiempo. El hardware de Neon comparte los mismos registros de punto flotante que se utilizan en VFP. Dispositivos como ARM Cortex-A8 y Cortex-A9 admiten vectores de 128 bits, pero ejecutarán 64 bits a la vez, ^[135] mientras que los dispositivos Cortex-A15 más nuevos pueden ejecutar 128 bits a la vez. ^{[141] [142]}

Una peculiaridad de Neon en los dispositivos Armv7 es que limpia todos los números subnormales a cero y, como resultado, el compilador GCC no lo usará a menos que -funsafe-math-optimizations, que permite perder desnormalizaciones, esté activado. Neon "mejorado" definido desde que Armv8 no tiene esta peculiaridad, pero a partir de GCC 8.2 aún se requiere el mismo indicador para habilitar las instrucciones Neon. ^[143] Por otro lado, GCC considera que Neon es seguro en AArch64 para Armv8.

ProjectNe10 es el primer proyecto de código abierto de ARM (desde su inicio; mientras que adquirieron un proyecto más antiguo, ahora llamado Mbed TLS ). La biblioteca Ne10 es un conjunto de funciones comunes y útiles escritas tanto en Neon como en C (para compatibilidad). La biblioteca se creó para permitir a los desarrolladores utilizar optimizaciones de Neon sin aprender Neon, pero también sirve como un conjunto de ejemplos de código intrínseco y de ensamblaje de Neon altamente optimizados para rutinas comunes de procesamiento de imágenes, aritméticas y DSP. El código fuente está disponible en GitHub. ^[144]

Helium es la extensión vectorial de perfil M (MVE). Agrega más de 150 instrucciones escalares y vectoriales. ^[145]

Las extensiones de seguridad, comercializadas como tecnología TrustZone, se encuentran en arquitecturas de perfil de aplicación ARMv6KZ y posteriores. Proporcionan una alternativa de bajo costo para agregar otro núcleo de seguridad dedicado a un SoC, al proporcionar dos procesadores virtuales respaldados por control de acceso basado en hardware. Esto permite que el núcleo de la aplicación cambie entre dos estados, denominados mundos (para reducir la confusión con otros nombres para los dominios de capacidad), para evitar que la información se filtre del mundo más confiable al mundo menos confiable. Este cambio de mundo generalmente es ortogonal a todas las demás capacidades del procesador, por lo que cada mundo puede operar independientemente del otro mientras se usa el mismo núcleo. La memoria y los periféricos se enteran entonces del mundo operativo del núcleo y pueden usarlo para proporcionar control de acceso a secretos y códigos en el dispositivo. ^[146]

Por lo general, se ejecuta un sistema operativo completo en el mundo menos confiable, y un código especializado en seguridad más pequeño en el mundo más confiable, con el objetivo de reducir la superficie de ataque . Las aplicaciones típicas incluyen la funcionalidad DRM para controlar el uso de medios en dispositivos basados ​​en ARM ^[147] y evitar cualquier uso no autorizado del dispositivo.

En la práctica, dado que los detalles de implementación específicos de las implementaciones patentadas de TrustZone no se han revelado públicamente para su revisión, no está claro qué nivel de garantía se proporciona para un modelo de amenaza determinado , pero no son inmunes a los ataques. ^{[148] [149]}

Open Virtualization ^[150] es una implementación de código abierto de la arquitectura mundial confiable para TrustZone.

AMD ha licenciado e incorporado la tecnología TrustZone en su Tecnología de Procesador Seguro . ^[151] Las APU de AMD incluyen un procesador Cortex-A5 para manejar el procesamiento seguro, que está habilitado en algunos productos, pero no en todos. ^{[152] [153] [154]} De hecho, el núcleo TrustZone Cortex-A5 se había incluido en productos AMD anteriores, pero no se habilitó debido a limitaciones de tiempo. ^[153]

Samsung Knox utiliza TrustZone para fines tales como detectar modificaciones al kernel, almacenar certificados y atestiguar claves. ^[155]

La extensión de seguridad, comercializada como TrustZone para tecnología Armv8-M, se introdujo en la arquitectura Armv8-M. Si bien contiene conceptos similares a TrustZone para Armv8-A, tiene un diseño arquitectónico diferente, ya que el cambio de mundo se realiza mediante instrucciones de bifurcación en lugar de usar excepciones. También admite el manejo seguro de interrupciones intercaladas desde cualquiera de los mundos independientemente del estado de seguridad actual. En conjunto, estas características proporcionan llamadas de baja latencia al mundo seguro y un manejo de interrupciones receptivo. ARM proporciona una pila de referencia de código de mundo seguro en forma de Trusted Firmware for M y PSA Certified .

A partir de ARMv6, la arquitectura ARM admite la protección de página sin ejecución , conocida como XN , por eXecute Never . ^[156]

La extensión de dirección física grande (LPAE), que extiende el tamaño de la dirección física de 32 bits a 40 bits, se agregó a la arquitectura Armv7-A en 2011. ^[157]

El tamaño de la dirección física puede ser incluso mayor en procesadores basados ​​en la arquitectura de 64 bits (Armv8-A). Por ejemplo, es de 44 bits en Cortex-A75 y Cortex-A65AE. ^[158]

Las arquitecturas Armv8-R y Armv8-M , anunciadas después de la arquitectura Armv8-A, comparten algunas características con Armv8-A. Sin embargo, Armv8-M no incluye ninguna instrucción AArch64 de 64 bits, y Armv8-R originalmente no incluía ninguna instrucción AArch64; esas instrucciones se agregaron a Armv8-R más tarde.

La arquitectura Armv8.1-M, ​​anunciada en febrero de 2019, es una mejora de la arquitectura Armv8-M. Incluye nuevas funciones, entre las que se incluyen:

• Una nueva extensión del conjunto de instrucciones vectoriales. La extensión vectorial de perfil M (MVE), o Helium, está destinada a aplicaciones de aprendizaje automático y procesamiento de señales.
• Mejoras adicionales del conjunto de instrucciones para bucles y ramas (extensión de rama con baja sobrecarga).
• Instrucciones para soporte de punto flotante de media precisión .
• Mejora del conjunto de instrucciones para la gestión de TrustZone para la unidad de punto flotante (FPU).
• Nuevo atributo de memoria en la Unidad de Protección de Memoria (MPU).
• Las mejoras en la depuración, incluida la Unidad de monitoreo de rendimiento (PMU), la extensión de depuración sin privilegios y el soporte de depuración adicional, se centran en los desarrollos de aplicaciones de procesamiento de señales.
• Extensión de confiabilidad, disponibilidad y capacidad de servicio (RAS).

Anunciado en octubre de 2011, ^[13] Armv8-A (a menudo llamado ARMv8 mientras que Armv8-R también está disponible) representa un cambio fundamental en la arquitectura ARM. Admite dos estados de ejecución : un estado de 64 bits llamado AArch64 y un estado de 32 bits llamado AArch32 . En el estado AArch64, se admite un nuevo conjunto de instrucciones A64 de 64 bits ; en el estado AArch32, se admiten dos conjuntos de instrucciones: el conjunto de instrucciones original de 32 bits, llamado A32 , y el conjunto de instrucciones Thumb-2 de 32 bits, llamado T32 . AArch32 proporciona compatibilidad de espacio de usuario con Armv7-A. El estado del procesador puede cambiar en un cambio de nivel de excepción; Esto permite que las aplicaciones de 32 bits se ejecuten en estado AArch32 bajo un sistema operativo de 64 bits cuyo núcleo se ejecuta en estado AArch64, y permite que un sistema operativo de 32 bits se ejecute en estado AArch32 bajo el control de un hipervisor de 64 bits que se ejecuta en estado AArch64. ^[1] ARM anunció sus núcleos Cortex-A53 y Cortex-A57 el 30 de octubre de 2012. ^[73] Apple fue el primero en lanzar un núcleo compatible con Armv8-A en un producto de consumo ( Apple A7 en iPhone 5S ). AppliedMicro , utilizando un FPGA , fue el primero en demostrar Armv8-A. ^[159] El primer SoC Armv8-A de Samsung es el Exynos 5433 utilizado en el Galaxy Note 4 , que presenta dos clústeres de cuatro núcleos Cortex-A57 y Cortex-A53 en una configuración big.LITTLE ; pero sólo se ejecutará en modo AArch32. ^[160]

Armv8-A incorpora VFPv3/v4 y SIMD avanzado (Neon) a AArch32 y AArch64. También añade instrucciones de criptografía que admiten AES , SHA-1 / SHA-256 y aritmética de campos finitos . ^[161] AArch64 se introdujo en Armv8-A y su revisión posterior. AArch64 no está incluido en las arquitecturas Armv8-R y Armv8-M de 32 bits.

Un procesador ARMv8-A puede soportar uno o ambos de AArch32 y AArch64; puede soportar AArch32 y AArch64 en niveles de excepción más bajos y solo AArch64 en niveles de excepción más altos. ^[162] Por ejemplo, el ARM Cortex-A32 soporta solo AArch32, ^[163] el ARM Cortex-A34 soporta solo AArch64, ^[164] y el ARM Cortex-A72 soporta tanto AArch64 como AArch32. ^[165] Un procesador ARMv9-A debe soportar AArch64 en todos los niveles de excepción, y puede soportar AArch32 en EL0. ^[162] Algunos procesadores ARMv8-A, como Apple M1 y Apple A11 , no soportan aplicaciones AArch32 en absoluto.

Se agregó soporte AArch64 opcional al perfil Armv8-R, y el primer núcleo ARM que lo implementó fue el Cortex-R82. ^[166] Agrega el conjunto de instrucciones A64.

Anunciada en marzo de 2021, la arquitectura actualizada se centra en la ejecución segura y la compartimentación . ^{[167] [168]}

Arm SystemReady, anteriormente llamado Arm ServerReady, es un programa de certificación que ayuda a incorporar sistemas operativos e hipervisores genéricos listos para usar en sistemas basados ​​en Arm, desde servidores de centros de datos hasta dispositivos industriales de IoT y de borde. Los elementos fundamentales del programa son las especificaciones de los requisitos mínimos de hardware y firmware en los que pueden confiar los sistemas operativos e hipervisores. Estas especificaciones son: ^[169]

• Arquitectura del sistema base (BSA) ^[170] y suplementos específicos del segmento de mercado (por ejemplo, suplemento BSA del servidor) ^[171]
• Requisitos de arranque base (BBR) ^[172] y requisitos de seguridad de arranque base (BBR) ^[173]

Estas especificaciones son desarrolladas conjuntamente por Arm y sus socios en el Comité Asesor de Arquitectura del Sistema (SystemArchAC).

Architecture Compliance Suite (ACS) es la herramienta de prueba que ayuda a comprobar el cumplimiento de estas especificaciones. La especificación de requisitos de Arm SystemReady documenta los requisitos de las certificaciones. ^[174]

Arm presentó este programa en 2020 en el primer evento DevSummit . Su predecesor, Arm ServerReady, se presentó en 2018 en el evento Arm TechCon. Actualmente, este programa incluye cuatro bandas:

• SystemReady SR: esta banda es para servidores y estaciones de trabajo que admiten sistemas operativos e hipervisores que esperan interfaces UEFI , ACPI y SMBIOS . Windows, Red Hat Enterprise Linux y VMware ESXi-Arm requieren estas interfaces, mientras que otras distribuciones Linux y BSD también pueden admitirlas. ^{[ Aclaración necesaria ]}
• SystemReady LS (LinuxBoot System): esta banda es para servidores que los hiperescaladores utilizan para soportar sistemas operativos Linux que esperan el firmware LinuxBoot junto con las interfaces ACPI y SMBIOS.
• SystemReady ES (sistema integrado): esta banda es para dispositivos IoT y de borde industrial que admiten sistemas operativos e hipervisores que esperan interfaces UEFI, ACPI y SMBIOS. Windows IoT Enterprise, Red Hat Enterprise Linux y VMware ESXi-Arm requieren estas interfaces, mientras que otras distribuciones Linux y BSD también pueden admitirlas. ^{[ Aclaración necesaria ]}
• SystemReady IR (IoT Ready): esta banda es para dispositivos IoT y de borde industrial que admiten sistemas operativos que esperan interfaces UEFI y devicetree . Linux integrado (por ejemplo, Yocto ) y algunas distribuciones Linux/BSD (por ejemplo, Fedora, Ubuntu, Debian y OpenSUSE) también pueden admitirlo. ^{[ Aclaración necesaria ]}

PSA Certified , anteriormente denominada Platform Security Architecture, es un marco de seguridad y un esquema de evaluación independientes de la arquitectura. Su objetivo es ayudar a proteger los dispositivos de Internet de las cosas (IoT) integrados en procesadores de sistema en un chip (SoC). ^[175] Se introdujo para aumentar la seguridad en los casos en que un entorno de ejecución totalmente confiable es demasiado grande o complejo. ^[176]

La arquitectura fue presentada por Arm en 2017 en el evento anual TechCon . ^{[176] [177]} Aunque el esquema es independiente de la arquitectura, se implementó por primera vez en núcleos de procesador Arm Cortex-M destinados al uso de microcontroladores. PSA Certified incluye modelos de amenazas y análisis de seguridad disponibles de forma gratuita que demuestran el proceso para decidir sobre las características de seguridad en productos comunes de IoT. ^[178] También proporciona paquetes de interfaz de programación de aplicaciones (API) de descarga gratuita, especificaciones arquitectónicas, implementaciones de firmware de código abierto y suites de pruebas relacionadas. ^[179]

Tras el desarrollo del marco de seguridad de la arquitectura en 2017, el esquema de garantía PSA Certified se lanzó dos años después en Embedded World en 2019. ^[180] PSA Certified ofrece un esquema de evaluación de seguridad de múltiples niveles para proveedores de chips, proveedores de sistemas operativos y fabricantes de dispositivos IoT. ^[181] La presentación de Embedded World presentó a los proveedores de chips la Certificación de Nivel 1. Al mismo tiempo, se presentó un borrador de protección de Nivel 2. ^[182] La certificación de Nivel 2 se convirtió en un estándar utilizable en febrero de 2020. ^[183]

La certificación fue creada por PSA Joint Stakeholders para permitir un enfoque de seguridad por diseño para un conjunto diverso de productos de IoT. Las especificaciones de PSA Certified son independientes de la implementación y la arquitectura, por lo que se pueden aplicar a cualquier chip, software o dispositivo. ^{[184] [182]} La certificación también elimina la fragmentación de la industria para los fabricantes y desarrolladores de productos de IoT . ^[185]

El primer ordenador personal basado en ARM de 32 bits, el Acorn Archimedes , fue pensado originalmente para ejecutar un ambicioso sistema operativo llamado ARX . Las máquinas se entregaban con RISC OS , que también se utilizó en sistemas posteriores basados ​​en ARM de Acorn y otros proveedores. Algunas de las primeras máquinas Acorn también podían ejecutar un puerto Unix llamado RISC iX . (No debe confundirse con RISC/os , una variante contemporánea de Unix para la arquitectura MIPS).

La arquitectura ARM de 32 bits es compatible con una gran cantidad de sistemas operativos integrados y en tiempo real , incluidos:

A partir de marzo de 2024, la arquitectura ARM de 32 bits solía ser el entorno de hardware principal para la mayoría de los sistemas operativos de dispositivos móviles, como los siguientes, pero muchas de estas plataformas, como Android y Apple iOS, han evolucionado a la arquitectura ARM de 64 bits:

Anteriormente, pero ahora descontinuado:

La arquitectura ARM de 32 bits es compatible con RISC OS y con varios sistemas operativos tipo Unix, incluidos:

• LibreBSD
• NetBSD
• OpenBSD
• OpenSolaris ^[190]
• varias distribuciones de Linux , como:
  • Debian
  • Armbian
  • Gentoo
  • Ubuntu
  • Sistema operativo Raspberry Pi (anteriormente Raspbian)
  • Software flojo

• INTEGRIDAD ^[191]
• OSE ^[192]
• ESCIOPTA ^[189]
• seL4 ^[193]
• Faro ^[187]
• FreeRTOS
• QNX ^[194]
• VxWorks ^[195]
• Céfiro

• Android admite Armv8-A en Android Lollipop (5.0) y versiones posteriores.
• iOS admite Armv8-A en iOS 7 y versiones posteriores en SoC de Apple de 64 bits . iOS 11 y versiones posteriores, y iPadOS , solo admiten procesadores y aplicaciones ARM de 64 bits.
• HarmonyOS NEXT fue desarrollado específicamente para procesadores ARM, a partir de su lanzamiento en 2024.
• Mobian
• Sistema operativo Postmarket
• Arch Linux ARM
• Manjaro ^[196]

• El soporte para Armv8-A se fusionó con la versión 3.7 del kernel de Linux a fines de 2012. ^[197] Armv8-A es compatible con varias distribuciones de Linux , como:
  • Debian ^{[198] [199]}
  • Armbian
  • Linux alpino
  • Ubuntu ^[200]
  • Sombrero de fieltro ^[201]
  • openSUSE ^[202]
  • SUSE Linux Enterprise ^[203]
  • Revista Humanitaria del Reino Unido ^[204]
  • Sistema operativo Raspberry Pi (anteriormente Raspbian)
• El soporte para Armv8-A se fusionó con FreeBSD a finales de 2014. ^[205]
• OpenBSD tiene soporte para Armv8 a partir de 2023. ^[update][ ^206]
• NetBSD tiene soporte para Armv8 desde principios de 2018. ^[207]
• Windows - Windows 10 ejecuta aplicaciones ARM de 32 bits y x86 , ^[208] así como aplicaciones de escritorio ARM64 nativas; ^{[209] [210]} Windows 11 ejecuta aplicaciones ARM64 nativas y también puede ejecutar aplicaciones x86 y x86-64 mediante emulación. La compatibilidad con aplicaciones ARM de 64 bits en Microsoft Store está disponible desde noviembre de 2018. ^[211]
• macOS tiene soporte para ARM desde finales de 2020; la primera versión que soporta ARM es macOS Big Sur . ^[212] Rosetta 2 agrega soporte para aplicaciones x86-64 pero no para virtualización de plataformas informáticas x86-64. ^[213]

Las aplicaciones de Windows recompiladas para ARM y vinculadas con Winelib, del proyecto Wine , pueden ejecutarse en ARM de 32 bits o 64 bits en Linux, FreeBSD u otros sistemas operativos compatibles. ^{[214] [215]} Los binarios x86, por ejemplo, cuando no están compilados especialmente para ARM, se han demostrado en ARM usando QEMU con Wine (en Linux y más), ^{[ cita requerida ]} pero no funcionan a plena velocidad o con la misma capacidad que con Winelib.

• Amber : un núcleo de procesador compatible con ARM de código abierto
• AMULET – una implementación asincrónica de la arquitectura ARM
• silicio de Apple
• Ingeniero acreditado por ARM : programa de certificación
• ARM big.LITTLE : la arquitectura informática heterogénea de ARM
  • DinamIQ
• ARMulator : un simulador de conjunto de instrucciones
• Comparación de procesadores ARM
• Fusión (vulnerabilidad de seguridad) ^[216]
• Computadora con conjunto de instrucciones reducido (RISC)
• RISC-V
• Spectre (vulnerabilidad de seguridad)
• Unicore : una arquitectura de 32 registros basada en gran medida en un ARM de 32 bits

• Evans, Matt (27 de diciembre de 2019). Charla sobre Archimedes de The Ultimate Acorn. Programa del 36º Congreso de Comunicación del Caos. YouTube . Archivado del original el 11 de diciembre de 2021 – vía media.ccc.de.

Wikimedia Commons tiene medios relacionados con Arquitectura ARM .

• Sitio web oficial , ARM Limitada.

• ARM Limited (1996–2005). "Manual de referencia de la arquitectura ARM". documentation-service.arm.com . Consultado el 16 de julio de 2021 .- cubre ARMv4, ARMv4T, ARMv5T, (ARMv5TExP), ARMv5TE, ARMv5TEJ y ARMv6
• ARM Limited (2007–2018). «Manual de referencia de la arquitectura Armv6-M». Documentación de ARM . Consultado el 17 de julio de 2021 .
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• ARM Limited (2013–2022). «Manual de referencia de arquitectura ARM para arquitectura de perfil A». Documentación de ARM . Consultado el 24 de agosto de 2022 .
• ARM Limited (2016–2020). «Suplemento del Manual de referencia de arquitectura ARM - ARMv8, para el perfil de arquitectura ARMv8-R AArch32». Documentación de ARM . Consultado el 17 de julio de 2021 .
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• ARM Limited (2015–2022). "Manual de referencia de la arquitectura Armv8-M". Documentación de ARM . Consultado el 24 de agosto de 2022 .
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• ARM y Thumb-2 Archivado el 20 de junio de 2020 en Wayback Machine.
• Punto flotante vectorial Archivado el 19 de junio de 2020 en Wayback Machine.

• Thumb Archivado el 30 de julio de 2022 en Wayback Machine . Archivos adicionales: 22 de agosto de 2022.
• ARM Archivado el 7 de junio de 2022 en Wayback Machine . Archivos adicionales: 22 de agosto de 2022.
• Directivas del ensamblador GNU Archivado el 30 de abril de 2022 en Wayback Machine . Archivos adicionales: 22 de agosto de 2022.