Conexión central

CoreConnect es una arquitectura de bus de microprocesador de IBM para diseños de sistema en un chip (SoC). Fue diseñada para facilitar la integración y reutilización de núcleos de procesador, sistema y periféricos dentro de diseños SoC estándar y personalizados. Como punto de diseño de SoC estándar, sirve como base de dispositivos IBM o no IBM. Los elementos de esta arquitectura incluyen el bus local del procesador (PLB), el bus periférico en chip (OPB), un puente de bus y un bus de registro de control de dispositivo (DCR). Los periféricos de alto rendimiento se conectan al PLB de alto ancho de banda y baja latencia . Los núcleos periféricos más lentos se conectan al OPB, lo que reduce el tráfico en el PLB. CoreConnect tiene capacidades de puente con la arquitectura de bus AMBA de la competencia , lo que permite la reutilización de componentes SoC existentes.

IBM pone a disposición de los proveedores de herramientas, empresas de propiedad intelectual y empresas de desarrollo de chips el bus CoreConnect como una arquitectura sin costo ni regalías. Como tal, cuenta con licencias de más de 1500 empresas de electrónica, como Cadence , Ericsson , Lucent , Nokia , Siemens y Synopsys .

CoreConnect es una parte integral de las ofertas de procesadores integrados de IBM y se utiliza ampliamente en sus diseños basados ​​en PowerPC 4x0 . En el pasado, Xilinx utilizaba CoreConnect como infraestructura para todos sus diseños de procesadores integrados.

• Bus local del procesador general
• Bus síncrono, no multiplexado
• Buses de datos de lectura y escritura separados
• Admite lectura y escritura simultáneas
• Bus arbitrado, multimaster, con prioridad programable
• Dirección de 32 bits hasta 64 bits
• Implementaciones de 32, 64 y 128 bits (hasta 256 bits)
• 66/133/183 MHz (32/64/128 bits)
• Pipelined, admite transacciones de división temprana
• Arbitraje superpuesto (último ciclo)
• Admite ráfagas fijas de longitud variable
• Bloqueo de autobús
• Capacidades de gran ancho de banda, hasta 2,9 GB /s.

• Bus periférico para dispositivos más lentos
• Bus síncrono, no multiplexado
• Multimaster, bus arbitrado
• Bus de direcciones de hasta 64 bits
• Buses de lectura y escritura de 32 bits separados
• Transacciones canalizadas
• Arbitraje superpuesto (último ciclo)
• Admite ráfagas
• Dimensionamiento dinámico de bus, dispositivos de 8, 16 y 32 bits
• Transferencias de datos de ciclo único
• Bloqueo de autobús (estacionamiento)

Este autobús:

• Proporciona un movimiento totalmente sincrónico de datos GPR entre la CPU y la lógica esclava
• Funciona como un bus síncrono, no multiplexado.
• Tiene buses separados para leer y escribir datos
• consta de un bus maestro único y varios esclavos
• Incluye un bus de direcciones de 10 bits
• Cuenta con buses de datos de 32 bits
• Utiliza ciclos mínimos de lectura/escritura de dos ciclos
• Utiliza una arquitectura multiplexora distribuida
• Admite dispositivos de 8, 16 y 32 bits
• Realiza transferencias de datos de ciclo único

• Arquitectura de bus CoreConnect, IBM.com
• Tecnología CoreConnect, Xilinx.com
• Licencias de CoreConnect, IBM.com
• CoreConnect: el sistema de bus integrado en el chip, ElectronicDesign.com
• Especificaciones de la arquitectura del bus de registro de control de dispositivos 3.5