ARM Cortex-A57
| información general | |
|---|---|
| Lanzado | 2012 |
| Diseñado por | Tenencias de ARM |
| Cache | |
| Caché L1 | 80 KiB (48 KiB de caché I con paridad, 32 KiB de caché D con ECC) por núcleo |
| Caché L2 | 512 KiB a 2 MiB |
| Caché L3 | ninguno |
| Arquitectura y clasificación | |
| Conjunto de instrucciones | ARMv8-A |
| Especificaciones físicas | |
| Núcleos |
|
| Productos, modelos, variantes | |
| Nombre del código del producto |
|
| Historia | |
| Sucesor | ARM Cortex-A72 |
El ARM Cortex-A57 es una unidad central de procesamiento que implementa el conjunto de instrucciones ARMv8-A de 64 bits diseñado por ARM Holdings . El Cortex-A57 es una tubería superescalar fuera de orden . [1] Está disponible como núcleo SIP para los licenciatarios, y su diseño lo hace adecuado para la integración con otros núcleos SIP (por ejemplo, GPU , controlador de pantalla , DSP , procesador de imágenes , etc.) en una matriz que constituye un sistema en un chip (SoC).
Descripción general
- Procesador segmentado con ejecución superescalar de 3 vías profundamente fuera de orden y problema especulativo
- Las extensiones DSP y NEON SIMD son obligatorias por núcleo
- Unidad de punto flotante VFPv4 integrada (por núcleo)
- Soporte de virtualización de hardware
- La codificación del conjunto de instrucciones Thumb-2 reduce el tamaño de los programas de 32 bits con poco impacto en el rendimiento.
- Extensiones de seguridad de TrustZone
- Program Trace Macrocell y CoreSight Design Kit para un seguimiento discreto de la ejecución de instrucciones
- 32 KiB de datos (asociativos de conjuntos de 2 vías) + 48 KiB de instrucciones (asociativos de conjuntos de 3 vías) caché L1 por núcleo
- Controlador de caché de nivel 2 de baja latencia integrado (conjunto asociativo de 16 vías), tamaño configurable de 512 KB, 1 MB o 2 MB por clúster
- Búfer de traducción de instrucciones L1 totalmente asociativo de 48 entradas (TLB) con soporte nativo para tamaños de página de 4 KiB, 64 KiB y 1 MB
- Conjunto asociativo de 4 vías de TLB L2 de 1024 entradas
- Predictor dinámico de 2 niveles con Branch Target Buffer (BTB) para una rápida generación de objetivos
- Predictor de rama estática
- Predictor indirecto
- Pila de retorno
Papas fritas
En enero de 2014, AMD anunció el Opteron A1100 . Destinado a servidores, el A1100 tiene cuatro u ocho núcleos Cortex-A57, soporte para hasta 128 GiB de RAM DDR3 o DDR4 , un controlador PCIe de ocho carriles , ocho puertos SATA (6 Gbit/s) y dos puertos Ethernet de 10 Gigabit . [2] La serie A1100 se lanzó en enero de 2016, con versiones de cuatro y ocho núcleos. [3] [4]
La primera oferta de Qualcomm que estuvo disponible para muestreo en el cuarto trimestre de 2014 fue el Snapdragon 810. [5] Contiene cuatro núcleos Cortex-A57 y cuatro núcleos Cortex-A53 en una configuración big.LITTLE .
Samsung también ofrece SoC basados en Cortex-A57 , siendo el primero el Exynos Octa 5433 , que estuvo disponible para muestreo a partir del cuarto trimestre de 2014.
En marzo de 2015, Nvidia lanzó el SoC Tegra X1 , que tiene cuatro núcleos A57 que funcionan a un máximo de 2 GHz.
Véase también
- ARM Cortex-A15 , predecesor
- ARM Cortex-A72 , sucesor
- Comparación de núcleos ARMv8-A , familia ARMv8
- Comparación de núcleos ARMv7-A , familia ARMv7
Referencias
- ^ ab "Procesador Cortex-A57". ARM Holdings . Consultado el 2 de febrero de 2014 .
- ^ Anand Lal Shimpi (28 de enero de 2014). "Comienza: AMD anuncia su primer SoC para servidor basado en ARM, Opteron A1100 de 64 bits y 8 núcleos". Anandtech . Consultado el 2 de febrero de 2014 .
- ^ "Bienvenido a AMD - Procesadores - Gráficos y tecnología - AMD". Amd.com . Consultado el 10 de diciembre de 2018 .
- ^ Valich, Theo (14 de enero de 2016). «AMD finalmente lanza K12, el Opteron basado en ARM». Vrworld.com . Consultado el 10 de diciembre de 2018 .
- ^ "Procesadores Snapdragon 810". Qualcomm . Consultado el 18 de febrero de 2015 .
Enlaces externos
- Sitio web oficial
- Manuales de referencia técnica de ARM Cortex-A57 en Wayback Machine (archivados el 18 de junio de 2014)
