Proceso de 5 nm

Fabricación de dispositivos semiconductores
Escalado de MOSFET ( nodos de proceso )
0,20 μm  – 1968 0 10 μm  – 1971 00 6 μm  – 1974 00 3 μm  – 1977  1,5 μm  – 1981 00 1 μm  – 1984 800 nm  – 1987 600 nm  – 1990 350 millas náuticas  – 1993 250 nm  – 1996 180 nm  – 1999 130 millas náuticas  – 2001 0,90 millas náuticas  – 2003 0,65 millas náuticas  – 2005 0,45 millas náuticas  – 2007 0,32 millas náuticas  – 2009 0,28 millas náuticas  – 2010 0,22 millas náuticas  – 2012 0,14 millas náuticas  – 2014 0 10 millas náuticas  – 2016 00 7 nm  – 2018 00 5 millas náuticas – 2020 00 3 millas náuticas  – 2022
Futuro 00 2 nm  ~ 2025
Seminodos Densidad CMOS Dispositivo ( multipuerta ) Ley de Moore Conteo de transistores Semiconductor Industria Nanoelectrónica
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En la fabricación de semiconductores , la Hoja de Ruta Internacional para Dispositivos y Sistemas define el proceso de "5 nm" como el nodo de tecnología MOSFET que sigue al nodo de "7 nm" . En 2020, Samsung y TSMC iniciaron la producción en serie de chips de "5 nm", fabricados para empresas como Apple , Huawei , Mediatek , Qualcomm y Marvell . ^{[1] [2]}

El término "5 nm" no indica que alguna característica física (como longitud de compuerta, paso de metal o paso de compuerta) de los transistores tenga un tamaño de cinco nanómetros . Históricamente, el número utilizado en el nombre de un nodo tecnológico representaba la longitud de la compuerta, pero comenzó a desviarse de la longitud real a números más pequeños (por Intel ) alrededor de 2011. ^[3] Según las proyecciones contenidas en la actualización de 2021 de la Hoja de Ruta Internacional para Dispositivos y Sistemas publicada por IEEE Standards Association Industry Connection, se espera que el nodo de 5 nm tenga una longitud de compuerta de 18 nm, un paso de compuerta contactado de 51 nm y un paso de metal más ajustado de 30 nm. ^[4] En la práctica comercial del mundo real, "5 nm" se utiliza principalmente como un término de marketing por parte de fabricantes de microchips individuales para referirse a una nueva generación mejorada de chips semiconductores de silicio en términos de mayor densidad de transistores (es decir, un mayor grado de miniaturización), mayor velocidad y menor consumo de energía en comparación con el proceso anterior de 7 nm . ^{[5] [6]}

Los efectos de tunelización cuántica a través de la capa de óxido de compuerta en transistores de "7 nm" y "5 nm" se volvieron cada vez más difíciles de manejar utilizando los procesos de semiconductores existentes. ^[7] Los dispositivos de un solo transistor por debajo de los 7 nm fueron demostrados por primera vez por investigadores a principios de la década de 2000. En 2002, un equipo de investigación de IBM que incluía a Bruce Doris, Omer Dokumaci, Meikei Ieong y Anda Mocuta fabricó un MOSFET de silicio sobre aislante (SOI) de 6 nanómetros . ^{[8] [9]}

En 2003, un equipo de investigación japonés del NEC , dirigido por Hitoshi Wakabayashi y Shigeharu Yamagami, fabricó el primer MOSFET de 5 nm. ^{[10] [11]}

En 2015, IMEC y Cadence fabricaron chips de prueba de 5 nm. Los chips de prueba fabricados no eran dispositivos completamente funcionales, sino que estaban destinados a evaluar la formación de patrones en las capas de interconexión . ^{[12] [13]}

En 2015, Intel describió un concepto de FET de nanocable lateral (o de compuerta completa) para el nodo de "5 nm". ^[14]

En 2017, IBM reveló que había creado chips de silicio de "5 nm", ^[15] utilizando nanoláminas de silicio en una configuración de compuertas por todas partes (GAAFET), una ruptura con el diseño habitual de FinFET . Los transistores GAAFET utilizados tenían 3 nanoláminas apiladas una sobre otra, cubiertas en su totalidad por la misma compuerta, al igual que los FinFET suelen tener varias aletas físicas una al lado de la otra que son eléctricamente una sola unidad y están cubiertas en su totalidad por la misma compuerta. El chip de IBM medía 50 mm2 ^y tenía 600 millones de transistores por mm2 ^, para un total de 30 mil millones de transistores (1667 nm2 ^por transistor o 41 nm de espaciado real entre transistores). ^{[16] [17]}

En abril de 2019, Samsung Electronics anunció que había estado ofreciendo sus herramientas de proceso de "5 nm" (5LPE) a sus clientes desde el cuarto trimestre de 2018. ^[18] En abril de 2019, TSMC anunció que su proceso de "5 nm" (CLN5FF, N5) había comenzado la producción de riesgo y que las especificaciones completas de diseño de chips ahora estaban disponibles para los clientes potenciales. El proceso N5 puede usar EUVL en hasta 14 capas, en comparación con solo 5 o 4 capas en N6 y N7++. ^[19] Para el paso de metal mínimo esperado de 28 nm, SALELE es el mejor método de diseño de patrones propuesto. ^[20]

Para su proceso de "5 nm", Samsung inició la mitigación de defectos de proceso mediante verificación y reparación automatizadas, debido a la aparición de defectos estocásticos (aleatorios) en el metal y en las capas intermedias. ^[21]

En octubre de 2019, TSMC habría comenzado a muestrear procesadores A14 de 5 nm para Apple . ^[22] En la conferencia IEEE IEDM de 2020, TSMC informó que su proceso de 5 nm tenía una densidad 1,84 veces mayor que su proceso de 7 nm. ^[23] En IEDM 2019, TSMC reveló dos versiones de 5 nm, una versión DUV con una celda de 5,5 pistas y una versión EUV (oficial) con una celda de 6 pistas. ^{[24] [25]}

En diciembre de 2019, TSMC anunció un rendimiento promedio de aproximadamente el 80%, con un rendimiento máximo por oblea de más del 90% para sus chips de prueba de "5 nm" con un tamaño de matriz de 17,92 mm ² . ^[26] A mediados de 2020, TSMC afirmó que su proceso (N5) "5 nm" ofrecía 1,8 veces la densidad de su proceso N7 "7 nm", con una mejora de la velocidad del 15% o un consumo de energía 30% menor; se afirmó que una subversión mejorada (N5P o N4) mejoraba el N5 con un +5% de velocidad o un -10% de potencia. ^[27]

El 13 de octubre de 2020, Apple anunció una nueva línea de iPhone 12 con el chip A14 . Junto con la línea Huawei Mate 40 con el chip HiSilicon Kirin 9000 , el A14 y el Kirin 9000 fueron los primeros dispositivos que se comercializaron en el nodo de "5 nm" de TSMC. Más tarde, el 10 de noviembre de 2020, Apple también reveló tres nuevos modelos de Mac con el chip Apple M1 , otro chip de 5 nm. Según Semianalysis, el procesador A14 tiene una densidad de transistores de 134 millones de transistores por mm2 ^. [ ^28]

En octubre de 2021, TSMC presentó un nuevo miembro de su familia de procesos de "5 nm": N4P. En comparación con N5, el nodo ofrecía un rendimiento un 11 % superior (un 6 % superior frente a N4), una eficiencia energética un 22 % superior, una densidad de transistores un 6 % superior y un recuento de máscaras inferior. TSMC esperaba que se lanzaran las primeras cintas para la segunda mitad de 2022. ^{[29] [30] [ necesita actualización ]}

En diciembre de 2021, TSMC anunció un nuevo miembro de su familia de procesos de "5 nm" diseñado para aplicaciones de HPC: N4X. El proceso presentaba un diseño y estructuras de transistores optimizados, resistencia y capacitancia reducidas de capas metálicas específicas y capacitores MiM de alta densidad. En ese momento, se esperaba que el proceso ^{[ necesita actualización ]} ofreciera hasta un 15% más de rendimiento frente a N5 (o hasta un 4% frente a N4P) a 1,2 V y una tensión de alimentación superior a 1,2 V. TSMC, en ese momento, dijo que esperaban ^{[ necesita actualización ]} que N4X entrara en producción de riesgo en la primera mitad de 2023. ^{[31] [32] [33]}

En junio de 2022, Intel presentó algunos detalles sobre el proceso Intel 4 (conocido como "7 nm" antes del cambio de nombre en 2021): el primer proceso de la compañía en usar EUV, una densidad de transistores dos veces mayor en comparación con Intel 7 (conocido como "10 nm" ESF (Enhanced Super Fin) antes del cambio de nombre), uso de cobre revestido de cobalto para las cinco capas más finas de interconexión, un 21,5% más de rendimiento a potencia iso o un 40% menos de potencia a frecuencia iso a 0,65 V en comparación con Intel 7, etc. El primer producto de Intel que se fabricó en Intel 4 fue Meteor Lake, encendido en el segundo trimestre de 2022 y programado para envío en 2023. ^[34] Intel 4 tiene un paso de compuerta de contacto de 50 nm, un paso de aleta y de metal mínimo de 30 nm y una altura de biblioteca de 240 nm. La capacitancia metal-aislante-metal se incrementó a 376 fF/μm², aproximadamente 2x en comparación con Intel 7. ^[35] El proceso se optimizó para aplicaciones HPC y admitió voltaje de <0,65 V a >1,3 V. La estimación de densidad de transistores de WikiChip para Intel 4 fue 123,4 Mtr./mm², 2,04x de 60,5 Mtr./mm² para Intel 7. Sin embargo, la celda SRAM de alta densidad había escalado solo 0,77x (de 0,0312 a 0,024 μm²) y la celda de alto rendimiento 0,68x (de 0,0441 a 0,03 μm²) en comparación con Intel 7. ^{[36] [ necesita actualización ]}

El 27 de septiembre de 2022, AMD lanzó oficialmente su serie Ryzen 7000 de unidades de procesamiento central, basadas en el proceso TSMC N5 y la microarquitectura Zen 4. ^[37] Zen 4 marcó la primera utilización del proceso de 5 nm para procesadores de escritorio basados ​​en x86. En diciembre de 2022, AMD también lanzó la serie Radeon RX 7000 de unidades de procesamiento gráfico basadas en RDNA 3 , que también utilizaban el proceso TSMC N5. ^[38]

El paso de la compuerta del transistor también se conoce como CPP (paso de policontacto) y el paso de interconexión también se conoce como MMP (paso de metal mínimo). ^{[59] [60]}

"3 nm" es el término habitual para el siguiente nodo después de "5 nm". A partir de 2023 ^[update], TSMC ha comenzado a producir chips para clientes selectos, mientras que Samsung e Intel tienen planes para 2024. ^{[52] [61] [62] [63]}

También se ha dado el nombre de "3,5 nm" para el primer nodo después de "5 nm". ^[64]

• Proceso de litografía de 5 nm