Proceso de 32 nm

Fabricación de dispositivos semiconductores
Escalado de MOSFET ( nodos de proceso )
0,20 μm  – 1968 0 10 μm  – 1971 00 6 μm  – 1974 00 3 μm  – 1977  1,5 μm  – 1981 00 1 μm  – 1984 800 nm – 1987 600 nm – 1990 350 nm – 1993 250 nm – 1996 180 nm – 1999 130 nm – 2001 090 nm – 2003 065 nm – 2005 045 nm – 2007 032 nm – 2009 028 nm – 2010 022 nm – 2012 014 nm – 2014 010 nm – 2016 007 nm – 2018 005 nm – 2020 003 nm – 2022
Future 002 nm ~ 2025
Half-nodes Density CMOS Device (multi-gate) Moore's law Transistor count Semiconductor Industry Nanoelectronics
v t e

El nodo de "32 nm" es el paso que sigue al proceso de "45 nm" en la fabricación de dispositivos semiconductores CMOS ( MOSFET ) . "32 nanómetros " se refiere al paso medio promedio (es decir, la mitad de la distancia entre características idénticas) de una celda de memoria en este nivel de tecnología.

Toshiba produjo chips de memoria flash NAND de 32 GiB comerciales con el proceso de "32 nm" en 2009. ^[1] Intel y AMD produjeron microchips comerciales utilizando el proceso de "32 nm" a principios de la década de 2010. IBM y Common Platform también desarrollaron un proceso de compuerta metálica de alta κ de "32 nm". ^[2] Intel comenzó a vender sus primeros procesadores de "32 nm" utilizando la arquitectura Westmere el 7 de enero de 2010.   

Desde al menos 1997, los "nodos de proceso" han recibido este nombre con fines puramente comerciales y no tienen relación con las dimensiones del circuito integrado; ^[3] ni la longitud de la compuerta, ni el paso del metal, ni el paso de la compuerta en un dispositivo de "32 nm" son treinta y dos nanómetros. ^{[4] [5] [6] [7]}

El nodo de "28 nm" es un nodo intermedio de contracción de matriz basado en el proceso de "32 nm".

El proceso de "32 nm" fue reemplazado por la tecnología comercial de "22 nm" en 2012. ^{[8] [9]}

Los primeros prototipos que utilizan la tecnología de "32 nm" surgieron a mediados de la década de 2000. En 2004, IBM demostró una celda SRAM de 0,143 ^μm2 con un paso de polipuerta de 135 nm, producida mediante litografía por haz de electrones y fotolitografía en la misma capa. Se observó que la sensibilidad de la celda a las fluctuaciones de voltaje de entrada se degradaba significativamente a una escala tan pequeña. ^[10] En octubre de 2006, el Centro Interuniversitario de Microelectrónica (IMEC) demostró una capacidad de modelado de flash de 32 nm basada en el modelado doble y la litografía de inmersión . ^[11] La necesidad de introducir el modelado doble y las herramientas de hiper-NA para reducir el área de la celda de memoria compensan algunas de las ventajas de costo de pasar a este nodo desde el nodo de 45 nm. ^[12] TSMC utilizó de manera similar un patrón doble combinado con litografía de inmersión para producir una celda SRAM de ^seis transistores de 0,183 μm2 con un nodo de "32 nm" en 2005. ^[13]

El 18 de septiembre de 2007, Intel Corporation presentó al público sus primeros chips de prueba de "32 nm" en el Intel Developer Forum. Los chips de prueba tenían un tamaño de celda de 0,182 μm2 ^{, utilizaban un dieléctrico de compuerta de} alta κ de segunda generación y una compuerta metálica, y contenían casi dos mil millones de transistores. Se utilizó litografía de inmersión de 193 nm para las capas críticas, mientras que se utilizó litografía seca de 193 nm o 248 nm en las capas menos críticas. El paso crítico fue de 112,5 nm. ^[14]

En enero de 2011, Samsung completó el desarrollo del primer módulo DDR4 SDRAM de la industria utilizando una tecnología de proceso con un tamaño de entre 30 nm y 39 nm. Según se informa, el módulo podría alcanzar velocidades de transferencia de datos de 2,133 Gbit/s a 1,2 V, en comparación con los 1,35 V y 1,5 V de la DRAM DDR3 con una tecnología de proceso equivalente de "clase 30 nm" con velocidades de hasta 1,6 Gbit/s. El módulo utilizó tecnología de drenaje pseudo abierto (POD), especialmente adaptada para permitir que la SDRAM DDR4 consuma solo la mitad de la corriente de la DDR3 al leer y escribir datos. ^[15]

Los procesadores Core i3 e i5 de Intel, lanzados en enero de 2010, estuvieron entre los primeros procesadores producidos en masa en utilizar la tecnología de "32 nm". ^[16] Los procesadores Core de segunda generación de Intel, con nombre en código Sandy Bridge , también utilizaban el proceso de fabricación de "32 nm". El procesador de 6 núcleos de Intel, con nombre en código Gulftown y construido sobre la arquitectura Westmere , fue lanzado el 16 de marzo de 2010 como Core i7 980x Extreme Edition, con un precio de venta minorista de aproximadamente US$1000. ^[17] El procesador de 6 núcleos de gama baja de Intel, el i7-970, fue lanzado a fines de julio de 2010, con un precio de aproximadamente US$900. El proceso de "32 nm" de Intel tiene una densidad de transistores de 7,11 millones de transistores por milímetro cuadrado (MTr/mm2). ^[18]

AMD también lanzó procesadores SOI de "32 nm" a principios de la década de 2010. Los procesadores de la serie FX de AMD, con nombre en código Zambezi y basados ​​en la arquitectura Bulldozer de AMD , se lanzaron en octubre de 2011. La tecnología utilizaba un proceso SOI de "32 nm", dos núcleos de CPU por módulo y hasta cuatro módulos, que iban desde un diseño de cuatro núcleos que costaba aproximadamente US$130 hasta un diseño de ocho núcleos de US$280.

En septiembre de 2011, Ambarella Inc. anunció la disponibilidad del circuito de sistema en chip A7L basado en "32 nm" para cámaras fotográficas digitales, que proporciona capacidades de video de alta definición de 1080p60 . ^[19]

El sucesor de la tecnología de "32 nm" fue el nodo de "22 nm", según la Hoja de Ruta Tecnológica Internacional para Semiconductores . Intel comenzó la producción en masa de semiconductores de "22 nm" a fines de 2011, ^[20] y anunció el lanzamiento de sus primeros dispositivos comerciales de "22 nm" en abril de 2012. ^{[8] [21]} TSMC pasó por alto el "32  nm", saltando de "40  nm" en 2008 a "28  nm" en 2011. ^[22]

• Steen, S.; et al. (2006). "Litografía híbrida: la unión entre la litografía óptica y la litografía por haz de electrones. Un método para estudiar la integración de procesos y el rendimiento de dispositivos para nodos de dispositivos avanzados". Ingeniería microelectrónica . 83 (4–9): 754–761. doi :10.1016/j.mee.2006.01.181.

• Los fabricantes de chips se preparan para los obstáculos de fabricación
• Sony, IBM y Toshiba se asocian para investigar semiconductores
• IBM y AMD se asocian para investigar sobre semiconductores Archivado el 16 de julio de 2006 en Wayback Machine
• Discusión en Slashdot
• Proceso Intel de 32 nm
• Tecnología de doble patrón autoalineado de Samsung ^{[ enlace muerto permanente ]}