Velocidad de datos cuádruple
La velocidad de datos cuádruple ( QDR , o bombeo cuádruple ) es una técnica de señalización de comunicación en la que los datos se transmiten en cuatro puntos del ciclo de reloj: en los flancos ascendente y descendente, y en dos puntos intermedios entre ellos. Los puntos intermedios están definidos por un segundo reloj que está desfasado 90° con respecto al primero. El efecto es entregar cuatro bits de datos por línea de señal por ciclo de reloj. [1]
En un sistema de velocidad de datos cuádruple, las líneas de datos funcionan al doble de la frecuencia de la señal de reloj. Esto contrasta con los sistemas de velocidad de datos doble, en los que las líneas de datos y el reloj funcionan a la misma frecuencia. [1]
La tecnología de velocidad de datos cuádruple fue introducida por Intel en su procesador Pentium 4 de núcleo Willamette , y posteriormente se empleó en sus gamas de procesadores Atom , Pentium 4, Celeron , Pentium D y Core 2. Esta tecnología ha permitido a Intel producir chipsets y procesadores que pueden comunicarse entre sí a velocidades de datos esperadas de la tecnología tradicional de bus frontal (FSB) que va desde 400 MT /s hasta 1600 MT/s, manteniendo al mismo tiempo una frecuencia de reloj real más baja y, por lo tanto, más estable de 100 MHz a 400 MHz. [2]
Fondo
Las razones para operar en QDR en lugar de DDR son muy diferentes a las que se citan para operar en DDR en lugar de en una sola velocidad de datos. Pasar a DDR permitió a los fabricantes de memoria enviar datos a la misma velocidad que el pulso del reloj (una transición de línea de datos por cada transición de línea de reloj), mientras que SDR solo podía enviar datos a la velocidad del ciclo de reloj (una transición de línea de datos por cada flanco ascendente de línea de reloj). Una implementación ingenua de QDR daría como resultado que la velocidad de datos fuera mayor que la velocidad del reloj, anulando cualquier ventaja eléctrica simple.
Las ventajas de QDR surgen cuando se trata de contención de bus. En una computadora moderna, puede haber varias CPU y varios dispositivos de E/S , todos compitiendo por accesos a la memoria. Para manejar esta contención adecuadamente, los sistemas modernos apuntan a permitir que las señales se propaguen entre todos los componentes conectados dentro de un solo ciclo de reloj, al tiempo que establecen un límite firme en la velocidad máxima del reloj. Sin embargo, una vez que se ha solucionado la contención, la transferencia de datos se puede tratar como una simple transferencia unidireccional punto a punto. En una transferencia tan simple, ya no es esencial que las señales se propaguen completamente dentro de un ciclo; solo necesitan llegar de manera coherente, ordenadas por una señal especial llamada "strobe". Este requisito reducido en la integridad de la señal permite que la transferencia de datos QDR ocurra al doble de la velocidad del reloj, en lugar de a la misma velocidad que el reloj como en DDR. [3]
Véase también
Referencias
- ^ ab Lee Penrod (2007-08-21). "Comprensión de la memoria del sistema y las velocidades de la CPU: una guía para el usuario común sobre el bus frontal (FSB)". directron.com . Archivado desde el original el 2016-01-18 . Consultado el 2015-01-30 .
- ^ Thomas Soderstrom (26 de julio de 2006). "Tecnologías Northbridge de velocidad de datos cuádruple (S478, S775)". tomshardware.com . Consultado el 9 de enero de 2014 .
- ^ Intel (19 de octubre de 2004). «Patente US6807592» . Consultado el 8 de septiembre de 2014 .
