Zen 5

Zen 5 es el nombre de una microarquitectura de CPU de AMD , que se muestra en su hoja de ruta en mayo de 2022, ^[3] se lanzó para dispositivos móviles en julio de 2024 y para computadoras de escritorio en agosto de 2024. ^[4] Es el sucesor de Zen 4 y actualmente se fabrica en el proceso N4X de TSMC . ^[5] También está previsto que Zen 5 se fabrique en el proceso N3E en el futuro. ^[6]

La microarquitectura Zen 5 impulsa los procesadores de escritorio de la serie Ryzen 9000 (nombre en código "Granite Ridge"), los procesadores de servidor Epyc 9005 (nombre en código "Turin"), ^[7] y los procesadores móviles delgados y livianos Ryzen AI 300 (nombre en código "Strix Point"). ^[8]

Zen 5 se mencionó oficialmente por primera vez durante la presentación de los procesadores Ryzen de AMD: un año después, el 9 de abril de 2018. ^[9]

Una hoja de ruta mostrada durante el Día del Analista Financiero de AMD el 9 de junio de 2022 confirmó que Zen 5 y Zen 5c se lanzarían en variantes de 3 nm y 4 nm en 2024. ^[10] Los primeros detalles sobre la arquitectura Zen 5 prometían una "front end re-canalizada y una amplia emisión" con "optimizaciones integradas de IA y aprendizaje automático".

Durante la conferencia telefónica sobre los resultados del cuarto trimestre de 2023 de AMD, el 30 de enero de 2024, la directora ejecutiva de AMD, Lisa Su, afirmó que los productos Zen 5 "llegarían en la segunda mitad del año". ^[11]

Zen 5 es un rediseño completo de Zen 4 con un front-end más amplio, un mayor rendimiento de punto flotante y una predicción de bifurcaciones más precisa. ^[12]

Zen 5 fue diseñado teniendo en mente los procesos de 4 nm y 3 nm. Esto actuó como una póliza de seguro para AMD en caso de que la producción en masa de sus nodos N3 de TSMC enfrentara retrasos, problemas importantes de defectos en las obleas o problemas de capacidad. Un analista de la industria estimó que los primeros rendimientos de las obleas N3 eran del 55%, mientras que otros estimaron que los rendimientos eran similares a los de N5, entre el 60 y el 80%. ^{[13] [14]} Además, Apple , como el cliente más grande de TSMC, tiene acceso prioritario a los nodos de proceso más recientes. En 2022, Apple fue responsable del 23% de los 72 mil millones de dólares en ingresos totales de TSMC. ^[15] Después de que N3 comenzara a aumentar a fines de 2022, Apple compró la totalidad de la capacidad de producción temprana de obleas N3B de TSMC para fabricar sus SoC A17 y M3. ^[16] Los procesadores de escritorio y servidor Zen 5 continúan utilizando el nodo N6 para la fabricación de la matriz de E/S. ^[17]

Los CCD Zen 5 se fabrican en el nodo N4X de TSMC, que está diseñado para admitir frecuencias más altas para aplicaciones de computación de alto rendimiento (HPC). ^[18] Los procesadores móviles basados ​​en Zen 4 se fabricaron en el nodo N4P, que está más orientado a la eficiencia energética. N4X mantiene la compatibilidad IP con N4P y ofrece una ganancia de frecuencia del 6 % sobre N4P con la misma potencia, pero viene con la desventaja de una fuga moderada. ^[19] En comparación con el nodo N5 utilizado para producir CCD Zen 4, N4X puede permitir frecuencias hasta un 15 % más altas mientras funciona a 1,2 V. ^[20]

El CCD Zen 5, cuyo nombre en código es "Eldora", tiene un tamaño de chip de 70,6 ^mm2 , una reducción del 0,5 % en el área del CCD de 71 mm2 de Zen 4, ^al tiempo que logra un aumento del 28 % en la densidad de transistores debido al nodo de proceso N4X. ^[21] El CCD de Zen 5 contiene 8.315 mil millones de transistores en comparación con los 6.5 mil millones de transistores del CCD de Zen 4. ^[22] El tamaño de un núcleo Zen 5 individual es en realidad mayor que el de un núcleo Zen 4, pero el CCD se ha reducido mediante la reducción de la caché L3. El chip monolítico utilizado por los procesadores móviles "Strix Point", fabricado en el nodo N4P de menor potencia de TSMC, mide 232,5 mm2 ^de área. ^[21]

Los cambios de Zen 5 en la predicción de bifurcaciones son la divergencia más significativa con respecto a cualquier microarquitectura Zen anterior. El predictor de bifurcaciones en un núcleo intenta predecir el resultado cuando hay rutas de código divergentes. El predictor de bifurcaciones de Zen 5 puede operar con dos por adelantado, donde puede intentar predecir dos rutas de código por adelantado antes de que se ejecuten en lugar de predecir una ruta de código, esperar a que se ejecute y luego predecir la siguiente. ^[23] Los predictores de bifurcaciones con dos por adelantado se han discutido en investigaciones académicas que se remontan al artículo de 1996 de André Seznec et al . "Multiple-block ahead branch predictors". ^[24] 28 años después de que se propusiera por primera vez en la investigación académica, la arquitectura Zen 5 de AMD se convirtió en la primera microarquitectura en implementar por completo la predicción de bifurcaciones con dos por adelantado. La mayor precarga de datos ayuda al predictor de bifurcaciones.

Zen 5 contiene 6 unidades lógicas aritméticas (ALU), en comparación con las 4 ALU de las arquitecturas Zen anteriores. Una mayor cantidad de ALU que manejan operaciones enteras comunes puede aumentar el rendimiento entero escalar por ciclo en un 50 %. ^[25]

El motor vectorial de Zen 5 cuenta con 4 canales de coma flotante en comparación con los 3 canales de Zen 4. Zen 4 introdujo las instrucciones AVX-512. Las capacidades de AVX-512 se han ampliado con Zen 5 con una duplicación del ancho del canal de coma flotante a una ruta de datos de coma flotante nativa de 512 bits. La ruta de datos AVX-512 se puede configurar según el producto. Los procesadores de escritorio de la serie Ryzen 9000 y los procesadores de servidor EPYC 9005 cuentan con la ruta de datos completa de 512 bits, pero los procesadores móviles Ryzen AI 300 cuentan con una ruta de datos de 256 bits para reducir el consumo de energía. La instrucción AVX-512 se ha ampliado a las instrucciones VNNI/VEX. Además, hay un mayor bfloat16rendimiento que es beneficioso para las cargas de trabajo de IA.

El front-end más amplio de la arquitectura Zen 5 requiere cachés más grandes y un mayor ancho de banda de memoria para mantener los núcleos alimentados con datos. La caché L1 por núcleo se ha incrementado de 64 KB a 80 KB por núcleo. La caché de instrucciones L1 sigue siendo la misma en 32 KB, pero la caché de datos L1 se ha incrementado de 32 KB a 48 KB por núcleo. Además, el ancho de banda de la caché de datos L1 para tuberías de unidad de punto flotante de 512 bits también se ha duplicado. La asociatividad de la caché de datos L1 ha aumentado de 8 vías a 12 vías para adaptarse a su mayor tamaño.

La caché L2 se mantiene en 1 MB, pero su asociatividad ha aumentado de 8 a 16 vías. Zen 5 también tiene un ancho de banda de caché L2 duplicado de 64 bytes por ciclo.

La caché L3 se llena a partir de las víctimas de la caché L2 y de los fallos en vuelo. La latencia para acceder a la caché L3 se ha reducido en 3,5 ciclos. ^[26] Un Zen 5 Core Complex Die (CCD) contiene 32 MB de caché L3 compartidos entre los 8 núcleos. En los CCD Zen 5 3D V-Cache, se coloca una pieza de silicio que contiene 64 MB de caché L3 adicional debajo de los núcleos en lugar de encima como en las generaciones anteriores para un total de 96 MB. ^[27] Esto permite una mayor frecuencia del núcleo en comparación con las implementaciones de 3D V-Cache de la generación anterior que eran sensibles a voltajes más altos. El Ryzen 7 9800X3D basado en Zen 5 tiene una frecuencia base aumentada de 500 MHz con respecto al Ryzen 7 7800X3D basado en Zen 4 y permite el overclocking por primera vez. ^[28]

Las APU Ryzen AI 300, cuyo nombre en código es "Strix Point", cuentan con 24 MB de caché L3 total que se divide en dos matrices de caché independientes. 16 MB de caché L3 dedicada se comparten entre los 4 núcleos Zen 5 y 8 MB se comparten entre los 8 núcleos Zen 5c. ^[29] Los núcleos Zen 5c no pueden acceder a la matriz de caché L3 de 16 MB y viceversa. ^[30]

Otras características y cambios en la arquitectura Zen 5, en comparación con Zen 4 , incluyen:

• Se admiten oficialmente velocidades de memoria de hasta DDR5-5600 y LPDDR5X-7500. ^[31]
• El reloj Infinity Fabric (FCLK) se ha aumentado a 2400 MHz. ^[32]

AMD anunció una línea inicial de cuatro modelos de procesadores Ryzen 9000 el 3 de junio de 2024, incluidos un Ryzen 5, un Ryzen 7 y dos modelos Ryzen 9. Fabricados en un proceso de 4 nm, los procesadores cuentan con entre 6 y 16 núcleos. ^[34] Los procesadores Ryzen 9000 se lanzaron en agosto de 2024.

Características comunes de las CPU de escritorio Ryzen 9000:

• Zócalo: AM5 .
• Todas las CPU admiten DDR5-5600 en modo de doble canal .
• Todas las CPU admiten 28 líneas PCIe 5.0 . 4 de las líneas están reservadas como enlace al chipset.
• Incluye GPU RDNA2 integrada con 2 CU y base, velocidades de reloj de impulso de 0,4 GHz, 2,2 GHz.
• Caché L1 : 80 KB (48 KB de datos + 32 KB de instrucciones) por núcleo.
• Caché L2: 1 MB por núcleo.
• Proceso de fabricación: TSMC N4 FinFET ( N6 FinFET para la matriz de E/S).

La serie Ryzen AI 300 de procesadores ultradelgados de alto rendimiento para portátiles se anunció el 3 de junio de 2024. Con el nombre en código Strix Point , estos procesadores se nombran bajo un nuevo sistema de numeración de modelos similar a la numeración de modelos Core y Core Ultra de Intel. Strix Point cuenta con un motor Ryzen AI de tercera generación basado en XDNA 2, que proporciona hasta 50 TOPS de rendimiento de unidad de procesamiento neuronal. Los gráficos integrados se actualizaron a RDNA 3.5, y los modelos de gama alta tienen 16 CU de GPU y 12 núcleos de CPU, un aumento del máximo de 8 núcleos de CPU en los procesadores móviles ultradelgados Ryzen de la generación anterior. ^[39] Los portátiles con procesadores de la serie Ryzen AI 300 se lanzaron el 17 de julio. ^[40]

Características comunes de las APU para portátiles Ryzen AI 300:

• Zócalo: BGA , tipo de paquete FP8.
• Todos los modelos admiten DDR5 -5600 o LPDDR5X -7500 en modo de doble canal .
• Todos los modelos admiten 16 carriles PCIe 4.0 .
• iGPU utiliza la microarquitectura RDNA 3.5 .
• NPU utiliza el motor de inteligencia artificial XDNA 2 (Ryzen AI).
• Tanto los núcleos Zen5 como Zen5c admiten AVX-512 mediante una FPU de 256 bits de ancho medio.
• Caché L1 : 80 KB (48 KB de datos + 32 KB de instrucciones) por núcleo.
• Caché L2: 1 MB por núcleo.
• Proceso de fabricación: TSMC N4P FinFET.

Junto con los procesadores de escritorio Granite Ridge y los procesadores móviles Strix Point, la serie Epyc 9005 de procesadores de servidor de alto rendimiento, con nombre en código Turin , también se anunció en Computex el 3 de junio de 2024. Utiliza el mismo zócalo SP5 que los procesadores de la serie Epyc 9004 anteriores, y tendrá hasta 128 núcleos y 256 subprocesos en el modelo de gama alta. Turin se construirá sobre un proceso de 4 nm de TSMC . ^[47]

Características comunes de los procesadores de servidor EPYC 9000:

• Zócalo: SP5 .
• Todas las CPU admiten DDR5-6400 en modo de 12 canales .
• Proceso de fabricación: TSMC N4X .

En Computex también se mostró una variante del Epyc 9005 que utiliza núcleos Zen 5c. Tendrá un máximo de 192 núcleos y 384 subprocesos y se fabricará con un proceso de 3 nm . ^[47]

Características comunes de los procesadores de servidor EPYC Dense 9000:

• Zócalo: SP5 .
• Todas las CPU admiten DDR5-6400 en modo de 12 canales .
• Proceso de fabricación: TSMC N3E .

Zen 5c es una variante compacta del núcleo Zen 5, dirigido principalmente a clientes de servidores de computación en la nube a hiperescala. ^[48] Sucederá al núcleo Zen 4c .