Bucle de enganche de fase

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Un bucle de enganche de fase o bucle de enganche de fase ( PLL ) es un sistema de control que genera una señal de salida cuya fase es fija en relación con la fase de una señal de entrada. Mantener la fase de entrada y salida sincronizadas también implica mantener las frecuencias de entrada y salida iguales, por lo que un bucle de enganche de fase también puede seguir una frecuencia de entrada. Y al incorporar un divisor de frecuencia , un PLL puede generar una frecuencia estable que es un múltiplo de la frecuencia de entrada.

Estas propiedades se utilizan para la sincronización de reloj, demodulación , síntesis de frecuencia , multiplicadores de reloj y recuperación de señal de un canal de comunicación ruidoso. Desde 1969, un solo circuito integrado puede proporcionar un bloque de construcción PLL completo, y hoy en día tienen frecuencias de salida desde una fracción de un hercio hasta muchos gigahercios . Por lo tanto, los PLL se emplean ampliamente en radio , telecomunicaciones , computadoras (por ejemplo, para distribuir señales de reloj sincronizadas con precisión en microprocesadores ), inversores de conexión a red (convertidores de potencia electrónicos utilizados para integrar recursos renovables de CC y elementos de almacenamiento como fotovoltaicos y baterías con la red eléctrica) y otras aplicaciones electrónicas.

Un PLL analógico simple es un circuito electrónico que consta de un oscilador de frecuencia variable y un detector de fase en un bucle de retroalimentación (Figura 1). El oscilador genera una señal periódica V _o con una frecuencia proporcional a un voltaje aplicado, de ahí el término oscilador controlado por voltaje (VCO). El detector de fase compara la fase de la señal de salida del VCO con la fase de la señal de referencia de entrada periódica V _i y emite un voltaje (estabilizado por el filtro) para ajustar la frecuencia del oscilador para que coincida con la fase de V _o con la fase de V _i .

La fase puede ser proporcional al tiempo , ^[a] por lo que una diferencia de fase puede corresponder a una diferencia de tiempo.

Si se dejan solos, los distintos relojes marcarán el tiempo a velocidades ligeramente diferentes. Un reloj mecánico , por ejemplo, puede adelantarse o atrasarse unos pocos segundos por hora en comparación con un reloj atómico de referencia (como el NIST-F2 ). Esa diferencia horaria se vuelve sustancial con el tiempo. En cambio, el propietario puede sincronizar su reloj mecánico (con distintos grados de precisión) sincronizando su fase con un reloj de referencia.

Un método de sincronización ineficiente implica que el propietario restablezca su reloj a la hora de ese reloj más preciso todas las semanas. Pero, si no se hace nada, su reloj seguirá desviándose del reloj de referencia a la misma velocidad de unos pocos segundos por hora.

Un método de sincronización más eficiente (análogo al PLL simple de la Figura 1) utiliza el control de ajuste de tiempo rápido-lento (análogo a cómo se puede ajustar la frecuencia del VCO) disponible en algunos relojes. De manera análoga al comparador de fase, el propietario podría notar la desalineación de su reloj y girar su ajuste de tiempo una pequeña cantidad proporcional para hacer que la frecuencia de su reloj sea un poco más lenta (si su reloj era rápido) o más rápida (si su reloj era lento). Si no sobrecompensa, entonces su reloj será más preciso que antes. A lo largo de una serie de tales ajustes semanales, la noción de segundo de su reloj coincidiría lo suficientemente cerca con el reloj de referencia, por lo que podría decirse que están bloqueados tanto en frecuencia como en fase.

Una versión electromecánica temprana de un bucle de enganche de fase se utilizó en 1921 en el reloj Shortt-Synchronome .

La sincronización espontánea de relojes de péndulo débilmente acoplados fue observada por el físico holandés Christiaan Huygens ya en 1673. ^[1] A principios del siglo XIX, Lord Rayleigh observó la sincronización de tubos de órgano y diapasones débilmente acoplados . ^[2] En 1919, WH Eccles y JH Vincent descubrieron que dos osciladores electrónicos que habían sido sintonizados para oscilar a frecuencias ligeramente diferentes pero que estaban acoplados a un circuito resonante pronto oscilarían a la misma frecuencia. ^[3] La sincronización automática de osciladores electrónicos fue descrita en 1923 por Edward Victor Appleton . ^[4]

En 1925, David Robertson , primer profesor de ingeniería eléctrica en la Universidad de Bristol , introdujo el bloqueo de fase en el diseño de su reloj para controlar el toque de la campana Great George en el nuevo Wills Memorial Building . El reloj de Robertson incorporaba un dispositivo electromecánico que podía variar la velocidad de oscilación del péndulo y derivaba señales de corrección de un circuito que comparaba la fase del péndulo con la de un pulso telegráfico entrante desde el Observatorio de Greenwich todas las mañanas a las 10:00 GMT. Incluía equivalentes de cada elemento de un PLL electrónico moderno, el sistema de Robertson se adelantó notablemente a su tiempo en el sentido de que su detector de fase era una implementación de lógica de relé de los circuitos de transistores para detectores de fase/frecuencia que no se vieron hasta la década de 1970. 

El trabajo de Robertson fue anterior a la investigación de lo que más tarde se denominó bucle de enganche de fase en 1932, cuando investigadores británicos desarrollaron una alternativa al receptor superheterodino de Edwin Armstrong , el homodino o receptor de conversión directa . En el sistema homodino o sincrodino, un oscilador local se sintonizaba a la frecuencia de entrada deseada y se multiplicaba por la señal de entrada. La señal de salida resultante incluía la información de modulación original. La intención era desarrollar un circuito receptor alternativo que requiriera menos circuitos sintonizados que el receptor superheterodino. Dado que el oscilador local se desviaría rápidamente en frecuencia, se aplicó una señal de corrección automática al oscilador, manteniéndolo en la misma fase y frecuencia de la señal deseada. La técnica fue descrita en 1932, en un artículo de Henri de Bellescize, en la revista francesa L'Onde Électrique . ^{[5] [6] [7]}

En los receptores de televisión analógica desde al menos fines de la década de 1930, los circuitos de barrido horizontal y vertical con bucle de enganche de fase están bloqueados con pulsos de sincronización en la señal de transmisión. ^[8]

En 1969, Signetics introdujo una línea de circuitos integrados monolíticos de bajo costo como el NE565 que utilizaba transistores bipolares , que eran sistemas completos de bucle de enganche de fase en un chip, ^[9] y las aplicaciones de la técnica se multiplicaron. Unos años más tarde, RCA introdujo el bucle de enganche de fase de micropotencia CD4046 que utilizaba CMOS , que también se convirtió en un popular componente básico de circuitos integrados.

Los mecanismos de bucle de enganche de fase se pueden implementar como circuitos analógicos o digitales. Ambas implementaciones utilizan la misma estructura básica.

Los circuitos PLL analógicos incluyen cuatro elementos básicos:

• Detector de fase
• Filtro de paso bajo
• Oscilador controlado por voltaje
• Ruta de retroalimentación , que puede incluir un divisor de frecuencia

Existen varias variantes de PLL. Algunos términos que se utilizan son "bucle de enganche de fase analógico" (APLL), también conocido como "bucle de enganche de fase lineal" (LPLL), "bucle de enganche de fase digital" (DPLL), "bucle de enganche de fase totalmente digital" (ADPLL) y "bucle de enganche de fase por software" (SPLL). ^[10]

PLL analógico o lineal (APLL)

El detector de fase es un multiplicador analógico . El filtro de bucle es activo o pasivo . Utiliza un oscilador controlado por voltaje (VCO). Se dice que APLL es de tipo II si su filtro de bucle tiene una función de transferencia con exactamente un polo en el origen (consulte también la conjetura de Egan sobre el rango de activación de APLL de tipo II ).

PLL digital (DPLL)

Un PLL analógico con un detector de fase digital (como XOR , flip flop JK activado por flanco , detector de frecuencia de fase). Puede tener un divisor digital en el bucle.

Todo PLL digital (ADPLL)

El detector de fase, el filtro y el oscilador son digitales. Utiliza un oscilador de control numérico (NCO).

PLL neuronal (NPLL)

El detector de fase se implementa mediante no linealidad neuronal y el oscilador mediante neuronas oscilantes controladas por frecuencia. ^[11]

PLL de software (SPLL)

Los bloques funcionales se implementan mediante software en lugar de hardware especializado.

PLL de bomba de carga (CP-PLL)

CP-PLL es una modificación de los bucles de enganche de fase con detector de fase-frecuencia y señales de forma de onda cuadrada. Véase también la conjetura de Gardner sobre CP-PLL .

• Tipo y orden.
• Rangos de frecuencia : rango de retención (rango de seguimiento), rango de atracción (rango de captura, rango de adquisición), rango de bloqueo. ^[12] Véase también el problema de Gardner sobre el rango de bloqueo , la conjetura de Egan sobre el rango de atracción de APLL tipo II , el problema de Viterbi sobre la coincidencia de rangos de PLL .
• Ancho de banda del bucle: define la velocidad del bucle de control.
• Respuesta transitoria: como el sobreimpulso y el tiempo de estabilización hasta una cierta precisión (como 50 ppm).
• Errores de estado estable: como error de fase restante o error de sincronización.
• Pureza del espectro de salida: como bandas laterales generadas a partir de una determinada ondulación de voltaje de sintonización del VCO.
• Ruido de fase: definido por la energía del ruido en una determinada banda de frecuencia (como una desviación de 10 kHz con respecto a la portadora). Depende en gran medida del ruido de fase del VCO, el ancho de banda del PLL, etc.
• Parámetros generales: como consumo de energía, rango de voltaje de suministro, amplitud de salida, etc.

Los bucles de enganche de fase se utilizan ampliamente para fines de sincronización ; en comunicaciones espaciales para demodulación coherente y extensión de umbral , sincronización de bits y sincronización de símbolos. Los bucles de enganche de fase también se pueden utilizar para demodular señales moduladas en frecuencia . En transmisores de radio, se utiliza un PLL para sintetizar nuevas frecuencias que son múltiplos de una frecuencia de referencia, con la misma estabilidad que la frecuencia de referencia. ^[13]

Otras aplicaciones incluyen:

• Demodulación de modulación de frecuencia (FM): si el PLL está bloqueado en una señal FM, el VCO sigue la frecuencia instantánea de la señal de entrada. El voltaje de error filtrado que controla el VCO y mantiene el bloqueo con la señal de entrada es la salida FM demodulada. Las características de transferencia del VCO determinan la linealidad de la salida demodulada. Dado que el VCO utilizado en un PLL de circuito integrado es altamente lineal, es posible realizar demoduladores FM altamente lineales.
• Desmodulación por desplazamiento de frecuencia (FSK): en la comunicación de datos digitales y en los periféricos de ordenador, los datos binarios se transmiten por medio de una frecuencia portadora que se desplaza entre dos frecuencias preestablecidas.
• Recuperación de pequeñas señales que de otro modo se perderían en el ruido ( amplificador de bloqueo para rastrear la frecuencia de referencia)
• Recuperación de información de sincronización del reloj a partir de un flujo de datos, como por ejemplo de una unidad de disco
• Multiplicadores de reloj en microprocesadores que permiten que los elementos internos del procesador funcionen más rápido que las conexiones externas, manteniendo al mismo tiempo relaciones de tiempo precisas
• Demodulación de módems y otras señales de tono para telecomunicaciones y control remoto .
• DSP de señales de vídeo ; Los bucles de enganche de fase también se utilizan para sincronizar la fase y la frecuencia con la señal de vídeo analógica de entrada para que pueda muestrearse y procesarse digitalmente.
• Microscopía de fuerza atómica en modo de modulación de frecuencia , para detectar cambios en la frecuencia de resonancia del voladizo debido a interacciones punta-superficie
• Accionamiento de motor de corriente continua

Algunas secuencias de datos, especialmente las secuencias de datos seriales de alta velocidad (como la secuencia de datos sin procesar del cabezal magnético de una unidad de disco), se envían sin un reloj que las acompañe. El receptor genera un reloj a partir de una referencia de frecuencia aproximada y luego utiliza un PLL para alinearlo en fase con los bordes de la señal de la secuencia de datos . Este proceso se conoce como recuperación de reloj . Para que este esquema funcione, la secuencia de datos debe tener bordes con la suficiente frecuencia para corregir cualquier desviación en el oscilador del PLL. Por lo tanto, normalmente se utiliza un código de línea con un límite superior estricto en el tiempo máximo entre bordes (por ejemplo, codificación 8b/10b ) para codificar los datos.

Si se envía un reloj en paralelo con los datos, ese reloj se puede utilizar para muestrear los datos. Debido a que el reloj debe recibirse y amplificarse antes de que pueda activar los flip-flops que muestrean los datos, habrá un retraso finito, dependiente del proceso, la temperatura y el voltaje, entre el borde del reloj detectado y la ventana de datos recibidos. Este retraso limita la frecuencia a la que se pueden enviar los datos. Una forma de eliminar este retraso es incluir un PLL de desfase en el lado de recepción, de modo que el reloj en cada flip-flop de datos coincida en fase con el reloj recibido. En ese tipo de aplicación, se utiliza con frecuencia una forma especial de PLL llamada bucle bloqueado por retardo (DLL). ^[14]

Muchos sistemas electrónicos incluyen procesadores de diversos tipos que funcionan a frecuencias de cientos de megahercios a gigahercios, muy por encima de las frecuencias prácticas de los osciladores de cristal . Normalmente, los relojes suministrados a estos procesadores provienen de PLL de generador de reloj, que multiplican un reloj de referencia de frecuencia más baja (normalmente 50 o 100 MHz) hasta la frecuencia de funcionamiento del procesador. El factor de multiplicación puede ser bastante grande en los casos en que la frecuencia de funcionamiento es de varios gigahercios y el cristal de referencia es de solo decenas o cientos de megahercios.

Todos los sistemas electrónicos emiten cierta energía de radiofrecuencia no deseada. Diversos organismos reguladores (como la FCC en los Estados Unidos) establecen límites a la energía emitida y a las interferencias que ésta provoca. El ruido emitido generalmente aparece en picos espectrales agudos (normalmente en la frecuencia de funcionamiento del dispositivo y unos pocos armónicos). Un diseñador de sistemas puede utilizar un PLL de espectro ensanchado para reducir la interferencia con receptores de alta Q al distribuir la energía sobre una porción más grande del espectro. Por ejemplo, al cambiar la frecuencia de funcionamiento hacia arriba y hacia abajo en una pequeña cantidad (alrededor del 1 %), un dispositivo que funciona a cientos de megahercios puede distribuir su interferencia de manera uniforme sobre unos pocos megahercios del espectro, lo que reduce drásticamente la cantidad de ruido que se ve en los canales de radio FM de transmisión , que tienen un ancho de banda de varias decenas de kilohercios.

Normalmente, el reloj de referencia entra en el chip y activa un bucle de enganche de fase (PLL), que a su vez activa la distribución del reloj del sistema. La distribución del reloj suele estar equilibrada de modo que el reloj llega a cada punto final simultáneamente. Uno de esos puntos finales es la entrada de retroalimentación del PLL. La función del PLL es comparar el reloj distribuido con el reloj de referencia entrante y variar la fase y la frecuencia de su salida hasta que los relojes de referencia y de retroalimentación coincidan en fase y frecuencia.

Los PLL son omnipresentes: sintonizan relojes en sistemas de varios metros de ancho, así como relojes en pequeñas porciones de chips individuales. A veces, el reloj de referencia puede no ser en realidad un reloj puro, sino más bien un flujo de datos con suficientes transiciones como para que el PLL pueda recuperar un reloj normal a partir de ese flujo. A veces, el reloj de referencia tiene la misma frecuencia que el reloj impulsado a través de la distribución de reloj; otras veces, el reloj distribuido puede ser un múltiplo racional del de referencia.

Un PLL puede utilizarse para demodular sincrónicamente señales moduladas en amplitud (AM). El PLL recupera la fase y la frecuencia de la portadora de la señal AM entrante. La fase recuperada en el VCO difiere de la de la portadora en 90°, por lo que se desplaza en fase para que coincida y luego se envía a un multiplicador. La salida del multiplicador contiene tanto la suma como la diferencia de las señales de frecuencia, y la salida demodulada se obtiene mediante un filtrado de paso bajo . Dado que el PLL responde solo a las frecuencias de la portadora que están muy cerca de la salida del VCO, un detector AM PLL exhibe un alto grado de selectividad e inmunidad al ruido que no es posible con los demoduladores AM de tipo pico convencionales. Sin embargo, el bucle puede perder el bloqueo cuando las señales AM tienen una profundidad de modulación del 100%. ^[15]

Una propiedad deseable de todos los PLL es que los bordes del reloj de referencia y de retroalimentación se alineen lo más posible. La diferencia promedio en el tiempo entre las fases de las dos señales cuando el PLL ha alcanzado el bloqueo se denomina desfase de fase estático (también llamado error de fase de estado estable ). La varianza entre estas fases se denomina fluctuación de seguimiento . Lo ideal es que el desfase de fase estático sea cero y la fluctuación de seguimiento sea lo más baja posible. ^{[ dudoso – discutir ]}

El ruido de fase es otro tipo de fluctuación que se observa en los PLL, y es causado por el propio oscilador y por los elementos utilizados en el circuito de control de frecuencia del oscilador. Se sabe que algunas tecnologías funcionan mejor que otras en este sentido. Los mejores PLL digitales se construyen con elementos de lógica acoplada al emisor ( ECL ), a expensas de un alto consumo de energía. Para mantener bajo el ruido de fase en los circuitos PLL, es mejor evitar saturar las familias lógicas como la lógica transistor-transistor ( TTL ) o CMOS . ^[16]

Otra propiedad deseable de todos los PLL es que la fase y la frecuencia del reloj generado no se vean afectadas por cambios rápidos en los voltajes de las líneas de alimentación de energía y tierra, así como en el voltaje del sustrato sobre el que se fabrican los circuitos PLL. Esto se llama rechazo de ruido del sustrato y de la fuente de alimentación . Cuanto mayor sea el rechazo de ruido, mejor.

Para mejorar aún más el ruido de fase de la salida, se puede emplear un oscilador bloqueado por inyección después del VCO en el PLL.

En los sistemas de comunicación inalámbrica digital (GSM, CDMA, etc.), los PLL se utilizan para proporcionar la conversión ascendente del oscilador local durante la transmisión y la conversión descendente durante la recepción. En la mayoría de los teléfonos celulares, esta función se ha integrado en gran medida en un solo circuito integrado para reducir el costo y el tamaño del teléfono. Sin embargo, debido al alto rendimiento requerido de los terminales de la estación base, los circuitos de transmisión y recepción se construyen con componentes discretos para lograr los niveles de rendimiento requeridos. Los módulos de oscilador local GSM se construyen típicamente con un circuito integrado de sintetizador de frecuencia y VCO de resonador discreto. ^{[ cita requerida ]}

Los inversores de conexión a red basados ​​en inversores de fuente de tensión suministran o absorben potencia real en la red eléctrica de CA en función del ángulo de fase de la tensión que generan en relación con el ángulo de fase de la tensión de la red, que se mide utilizando un PLL. En aplicaciones fotovoltaicas , cuanto más se adelanta la onda sinusoidal producida a la onda de tensión de la red, más potencia se inyecta en la red. En aplicaciones de baterías, cuanto más se retrasa la onda sinusoidal producida con respecto a la onda de tensión de la red, más se carga la batería desde la red, y cuanto más se adelanta la onda sinusoidal producida a la onda de tensión de la red, más se descarga la batería en la red. ^{[ cita requerida ]}

El diagrama de bloques que se muestra en la figura muestra una señal de entrada, F _I , que se utiliza para generar una salida, F _O . La señal de entrada a menudo se denomina señal de referencia (también abreviada F _REF ). ^[17]

En la entrada, un detector de fase (que se muestra como el detector de frecuencia de fase y los bloques de bomba de carga en la figura) compara dos señales de entrada y produce una señal de error que es proporcional a su diferencia de fase. Luego, la señal de error se filtra con un filtro de paso bajo y se utiliza para accionar un VCO que crea una fase de salida. La salida se alimenta a través de un divisor opcional a la entrada del sistema, lo que produce un bucle de retroalimentación negativa . Si la fase de salida se desvía, la señal de error aumentará, lo que impulsará la fase del VCO en la dirección opuesta para reducir el error. De este modo, la fase de salida se bloquea con la fase de la entrada.

Los bucles de enganche de fase analógicos se construyen generalmente con un detector de fase analógico, un filtro de paso bajo y un VCO colocados en una configuración de retroalimentación negativa . Un bucle de enganche de fase digital utiliza un detector de fase digital; también puede tener un divisor en la ruta de retroalimentación o en la ruta de referencia, o en ambas, para hacer que la frecuencia de la señal de salida del PLL sea un múltiplo racional de la frecuencia de referencia. También se puede crear un múltiplo no entero de la frecuencia de referencia reemplazando el contador simple de división por N en la ruta de retroalimentación con un contador de deglución de pulsos programable . Esta técnica generalmente se conoce como sintetizador de N fraccional o PLL de N fraccional. ^{[ dudoso – discutir ]}

El oscilador genera una señal de salida periódica. Supongamos que inicialmente el oscilador está a casi la misma frecuencia que la señal de referencia. Si la fase del oscilador se retrasa respecto de la de referencia, el detector de fase cambia el voltaje de control del oscilador para acelerarlo. Del mismo modo, si la fase se adelanta lentamente respecto de la de referencia, el detector de fase cambia el voltaje de control para desacelerar el oscilador. Dado que inicialmente el oscilador puede estar lejos de la frecuencia de referencia, los detectores de fase prácticos también pueden responder a las diferencias de frecuencia, de modo de aumentar el rango de bloqueo de las entradas admisibles. Dependiendo de la aplicación, la salida útil del sistema PLL la proporciona la salida del oscilador controlado o la señal de control del oscilador. ^{[ cita requerida ]}

Un detector de fase (PD) genera un voltaje que representa la diferencia de fase entre dos señales. En un PLL, las dos entradas del detector de fase son la entrada de referencia y la retroalimentación del VCO. El voltaje de salida del PD se utiliza para controlar el VCO de manera que la diferencia de fase entre las dos entradas se mantenga constante, lo que lo convierte en un sistema de retroalimentación negativa. ^[18]

Los diferentes tipos de detectores de fase tienen diferentes características de rendimiento.

Por ejemplo, el mezclador de frecuencia produce armónicos que añaden complejidad en aplicaciones donde la pureza espectral de la señal del VCO es importante. Las bandas laterales no deseadas (espurias) resultantes, también llamadas "espurias de referencia", pueden dominar los requisitos del filtro y reducir el rango de captura muy por debajo o aumentar el tiempo de sincronización más allá de los requisitos. En estas aplicaciones se utilizan los detectores de fase digitales más complejos que no tienen un componente de espurias de referencia tan severo en su salida. Además, cuando están sincronizados, la diferencia de fase de estado estable en las entradas que utilizan este tipo de detector de fase es cercana a los 90 grados. ^{[ cita requerida ]}

En aplicaciones PLL, con frecuencia es necesario saber cuándo el bucle está desfasado. Los detectores digitales de fase-frecuencia más complejos suelen tener una salida que permite una indicación fiable de una condición de desfasado.

Una compuerta XOR se utiliza a menudo en los PLL digitales como un detector de fase simple y eficaz. También se puede utilizar en sentido analógico con solo una ligera modificación del circuito.

El bloque comúnmente llamado filtro de bucle PLL (normalmente un filtro de paso bajo) generalmente tiene dos funciones distintas.

La función principal es determinar la dinámica del bucle, también llamada estabilidad . Así es como el bucle responde a las perturbaciones, como los cambios en la frecuencia de referencia, los cambios del divisor de retroalimentación o en el arranque. Las consideraciones comunes son el rango en el que el bucle puede lograr el bloqueo (rango de pull-in, rango de bloqueo o rango de captura), la rapidez con la que el bucle logra el bloqueo (tiempo de bloqueo, tiempo de bloqueo o tiempo de asentamiento ) y el comportamiento de amortiguación . Dependiendo de la aplicación, esto puede requerir uno o más de los siguientes: una proporción simple (ganancia o atenuación), una integral (filtro de paso bajo) y/o una derivada ( filtro de paso alto ). Los parámetros del bucle que se examinan comúnmente para esto son el margen de ganancia y el margen de fase del bucle . Los conceptos comunes en la teoría de control, incluido el controlador PID, se utilizan para diseñar esta función.

La segunda consideración común es limitar la cantidad de energía de frecuencia de referencia (ondulación) que aparece en la salida del detector de fase y que luego se aplica a la entrada de control del VCO. Esta frecuencia modula el VCO y produce bandas laterales de FM comúnmente llamadas "espurias de referencia".

El diseño de este bloque puede estar dominado por cualquiera de estas consideraciones, o puede ser un proceso complejo que combine las interacciones de ambas. La contrapartida típica de aumentar el ancho de banda es una degradación de la estabilidad. Por el contrario, la contrapartida de una amortiguación adicional para una mejor estabilidad es una velocidad reducida y un mayor tiempo de asentamiento. A menudo, el ruido de fase también se ve afectado. ^[13]

Todos los bucles de enganche de fase emplean un elemento oscilador con capacidad de frecuencia variable. Puede ser un VCO analógico controlado por circuitos analógicos en el caso de un APLL o controlado digitalmente mediante el uso de un convertidor digital a analógico como es el caso de algunos diseños de DPLL. En los ADPLL se utilizan osciladores digitales puros, como un oscilador controlado numéricamente. ^{[ cita requerida ]}

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Los PLL pueden incluir un divisor entre el oscilador y la entrada de retroalimentación al detector de fase para producir un sintetizador de frecuencia . Un divisor programable es particularmente útil en aplicaciones de transmisores de radio y para la sincronización de computadoras, ya que se puede producir una gran cantidad de frecuencias a partir de un único oscilador de referencia estable, preciso y controlado por cristal de cuarzo (que eran costosos antes de que la síntesis hidrotermal a escala comercial proporcionara cuarzo sintético barato).

Algunos PLL también incluyen un divisor entre el reloj de referencia y la entrada de referencia al detector de fase. Si el divisor en la ruta de retroalimentación divide por y el divisor de entrada de referencia divide por , permite que el PLL multiplique la frecuencia de referencia por . Puede parecer más simple simplemente alimentar al PLL con una frecuencia más baja, pero en algunos casos la frecuencia de referencia puede estar limitada por otros problemas, y entonces el divisor de referencia es útil.${\displaystyle N}$${\displaystyle M}$${\displaystyle N/M}$

La multiplicación de frecuencia también se puede lograr bloqueando la salida del VCO en el armónico N de la señal de referencia. En lugar de un detector de fase simple, el diseño utiliza un mezclador de armónicos (mezclador de muestreo). El mezclador de armónicos convierte la señal de referencia en un tren de impulsos rico en armónicos. ^[b] La salida del VCO se sintoniza de forma aproximada para que esté cerca de uno de esos armónicos. En consecuencia, la salida deseada del mezclador de armónicos (que representa la diferencia entre el armónico N y la salida del VCO) cae dentro de la banda de paso del filtro de bucle.

También debe tenerse en cuenta que la retroalimentación no se limita a un divisor de frecuencia. Este elemento puede ser otro elemento, como un multiplicador de frecuencia o un mezclador. El multiplicador hará que la salida del VCO sea un submúltiplo (en lugar de un múltiplo) de la frecuencia de referencia. Un mezclador puede traducir la frecuencia del VCO mediante un desplazamiento fijo. También puede ser una combinación de estos. Por ejemplo, un divisor después de un mezclador permite que el divisor funcione a una frecuencia mucho más baja que el VCO sin una pérdida en la ganancia del bucle.

Las ecuaciones que rigen un bucle de enganche de fase con un multiplicador analógico como detector de fase y filtro lineal se pueden derivar de la siguiente manera. Sea la entrada al detector de fase y la salida del VCO con fases y . Las funciones y describen formas de onda de señales. Entonces la salida del detector de fase está dada por${\displaystyle f_{1}(\theta _{1}(t))}$${\displaystyle f_{2}(\theta _{2}(t))}$${\displaystyle \theta _{1}(t)}$${\displaystyle \theta _{2}(t)}$${\displaystyle f_{1}(\theta )}$${\displaystyle f_{2}(\theta )}$${\displaystyle \varphi (t)}$

${\displaystyle \varphi (t)=f_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t))}$

La frecuencia del VCO generalmente se toma como una función de la entrada del VCO como${\displaystyle g(t)}$

${\displaystyle {\dot {\theta }}_{2}(t)=\omega _{2}(t)=\omega _{\text{free}}+g_{v}g(t)\,}$

donde es la sensibilidad del VCO y se expresa en Hz / V; es una frecuencia de funcionamiento libre del VCO.${\displaystyle g_{v}}$${\displaystyle \omega _{\text{free}}}$

El filtro de bucle se puede describir mediante un sistema de ecuaciones diferenciales lineales.

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (t),\\g(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

donde es una entrada del filtro, es una salida del filtro, es -por- matriz, . representa un estado inicial del filtro. El símbolo de estrella es una transpuesta conjugada .${\displaystyle \varphi (t)}$${\displaystyle g(t)}$${\displaystyle A}$${\displaystyle n}$${\displaystyle n}$${\displaystyle x\in \mathbb {C} ^{n},\quad b\in \mathbb {R} ^{n},\quad c\in \mathbb {C} ^{n},\quad }$${\displaystyle x_{0}\in \mathbb {C} ^{n}}$

Por lo tanto, el siguiente sistema describe PLL

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+bf_{1}(\theta _{1}(t))f_{2}(\theta _{2}(t)),\\{\dot {\theta }}_{2}&=&\omega _{\text{free}}+g_{v}(c^{*}x)\\\end{array}}\quad x(0)=x_{0},\quad \theta _{2}(0)=\theta _{0}.}$

¿Dónde está un cambio de fase inicial?${\displaystyle \theta _{0}}$

Considere que la entrada del PLL y la salida del VCO son señales de alta frecuencia. Entonces, para cualquier función periódica diferenciable por partes , existe una función tal que la salida del filtro${\displaystyle f_{1}(\theta _{1}(t))}$${\displaystyle f_{2}(\theta _{2}(t))}$${\displaystyle 2\pi }$${\displaystyle f_{1}(\theta )}$${\displaystyle f_{2}(\theta )}$${\displaystyle \varphi (\theta )}$${\displaystyle G(t)}$

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{1}(t)-\theta _{2}(t)),\\G(t)&=&c^{*}x,\end{array}}\quad x(0)=x_{0},}$

en el dominio de la fase es asintóticamente igual (la diferencia es pequeña con respecto a las frecuencias) a la salida del modelo de filtro en el dominio del tiempo. ^{[19] [20]} Aquí la función es una característica del detector de fase .${\displaystyle G(t)-g(t)}$${\displaystyle \varphi (\theta )}$

Denotar por la diferencia de fase${\displaystyle \theta _{\Delta }(t)}$

${\displaystyle \theta _{\Delta }=\theta _{1}(t)-\theta _{2}(t).}$

Entonces el siguiente sistema dinámico describe el comportamiento del PLL

${\displaystyle {\begin{array}{rcl}{\dot {x}}&=&Ax+b\varphi (\theta _{\Delta }),\\{\dot {\theta }}_{\Delta }&=&\omega _{\Delta }-g_{v}(c^{*}x).\\\end{array}}\quad x(0)=x_{0},\quad \theta _{\Delta }(0)=\theta _{1}(0)-\theta _{2}(0).}$

Aquí ; es la frecuencia de un oscilador de referencia (asumimos que es constante).${\displaystyle \omega _{\Delta }=\omega _{1}-\omega _{\text{free}}}$${\displaystyle \omega _{1}}$${\displaystyle \omega _{\text{free}}}$

Considere señales sinusoidales

${\displaystyle f_{1}(\theta _{1}(t))=A_{1}\sin(\theta _{1}(t)),\quad f_{2}(\theta _{2}(t))=A_{2}\cos(\theta _{2}(t))}$

y un circuito RC unipolar simple como filtro. El modelo en el dominio del tiempo toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}A_{1}A_{2}\sin(\theta _{1}(t))\cos(\theta _{2}(t)),\\[6pt]{\dot {\theta }}_{2}&=\omega _{\text{free}}+g_{v}(c^{*}x)\end{aligned}}}$

Las características de PD para estas señales son iguales ^[21] a

${\displaystyle \varphi (\theta _{1}-\theta _{2})={\frac {A_{1}A_{2}}{2}}\sin(\theta _{1}-\theta _{2})}$

Por lo tanto, el modelo de dominio de fase toma la forma

${\displaystyle {\begin{aligned}{\dot {x}}&=-{\frac {1}{RC}}x+{\frac {1}{RC}}{\frac {A_{1}A_{2}}{2}}\sin(\theta _{\Delta }),\\[6pt]{\dot {\theta }}_{\Delta }&=\omega _{\Delta }-g_{v}(c^{*}x).\end{aligned}}}$

Este sistema de ecuaciones es equivalente a la ecuación del péndulo matemático.

${\displaystyle {\begin{aligned}x&={\frac {{\dot {\theta }}_{2}-\omega _{2}}{g_{v}c^{*}}}={\frac {\omega _{1}-{\dot {\theta }}_{\Delta }-\omega _{2}}{g_{v}c^{*}}},\\[6pt]{\dot {x}}&={\frac {{\ddot {\theta }}_{2}}{g_{v}c^{*}}},\\[6pt]\theta _{1}&=\omega _{1}t+\Psi ,\\[6pt]\theta _{\Delta }&=\theta _{1}-\theta _{2},\\[6pt]{\dot {\theta }}_{\Delta }&={\dot {\theta }}_{1}-{\dot {\theta }}_{2}=\omega _{1}-{\dot {\theta }}_{2},\\[6pt]&{\frac {1}{g_{v}c^{*}}}{\ddot {\theta }}_{\Delta }-{\frac {1}{g_{v}c^{*}RC}}{\dot {\theta }}_{\Delta }-{\frac {A_{1}A_{2}}{2RC}}\sin \theta _{\Delta }={\frac {\omega _{2}-\omega _{1}}{g_{v}c^{*}RC}}.\end{aligned}}}$

Los bucles de enganche de fase también se pueden analizar como sistemas de control aplicando la transformada de Laplace . La respuesta del bucle se puede escribir como

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {K_{p}K_{v}F(s)}{s+K_{p}K_{v}F(s)}}}$

Dónde

• ${\displaystyle \theta _{o}}$es la fase de salida en radianes
• ${\displaystyle \theta _{i}}$es la fase de entrada en radianes
• ${\displaystyle K_{p}}$es la ganancia del detector de fase en voltios por radián
• ${\displaystyle K_{v}}$es la ganancia del VCO en radianes por voltio- segundo
• ${\displaystyle F(s)}$es la función de transferencia del filtro de bucle (adimensional)

Las características del bucle se pueden controlar insertando diferentes tipos de filtros de bucle. El filtro más simple es un circuito RC unipolar . La función de transferencia de bucle en este caso es

${\displaystyle F(s)={\frac {1}{1+sRC}}}$

La respuesta del bucle se convierte en:

${\displaystyle {\frac {\theta _{o}}{\theta _{i}}}={\frac {\frac {K_{p}K_{v}}{RC}}{s^{2}+{\frac {s}{RC}}+{\frac {K_{p}K_{v}}{RC}}}}}$

Esta es la forma de un oscilador armónico clásico . El denominador puede relacionarse con el de un sistema de segundo orden:

${\displaystyle s^{2}+2s\zeta \omega _{n}+\omega _{n}^{2}}$

donde es el factor de amortiguamiento y es la frecuencia natural del bucle.${\displaystyle \zeta }$${\displaystyle \omega _{n}}$

Para el filtro RC unipolar,

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{RC}}}}$

${\displaystyle \zeta ={\frac {1}{2{\sqrt {K_{p}K_{v}RC}}}}}$

La frecuencia natural del bucle es una medida del tiempo de respuesta del bucle, y el factor de amortiguamiento es una medida del sobreimpulso y la oscilación. Lo ideal es que la frecuencia natural sea alta y el factor de amortiguamiento esté cerca de 0,707 (amortiguamiento crítico). Con un filtro unipolar, no es posible controlar la frecuencia del bucle y el factor de amortiguamiento de forma independiente. En el caso del amortiguamiento crítico,

${\displaystyle RC={\frac {1}{2K_{p}K_{v}}}}$

${\displaystyle \omega _{c}=K_{p}K_{v}{\sqrt {2}}}$

Un filtro ligeramente más eficaz, el filtro de adelanto y retardo incluye un polo y un cero. Esto se puede realizar con dos resistencias y un condensador. La función de transferencia para este filtro es

${\displaystyle F(s)={\frac {1+sCR_{2}}{1+sC(R_{1}+R_{2})}}}$

Este filtro tiene dos constantes de tiempo

${\displaystyle \tau _{1}=C(R_{1}+R_{2})}$

${\displaystyle \tau _{2}=CR_{2}}$

Sustituyendo lo anterior se obtiene la siguiente frecuencia natural y factor de amortiguación

${\displaystyle \omega _{n}={\sqrt {\frac {K_{p}K_{v}}{\tau _{1}}}}}$

${\displaystyle \zeta ={\frac {1}{2\omega _{n}\tau _{1}}}+{\frac {\omega _{n}\tau _{2}}{2}}}$

Los componentes del filtro de bucle se pueden calcular de forma independiente para una frecuencia natural y un factor de amortiguación determinados.

${\displaystyle \tau _{1}={\frac {K_{p}K_{v}}{\omega _{n}^{2}}}}$

${\displaystyle \tau _{2}={\frac {2\zeta }{\omega _{n}}}-{\frac {1}{K_{p}K_{v}}}}$

El diseño de filtros de bucle en el mundo real puede ser mucho más complejo, por ejemplo, si se utilizan filtros de orden superior para reducir varios tipos o fuentes de ruido de fase. (Consulte la referencia de D Banerjee a continuación)

Los bucles de enganche de fase digitales se pueden implementar en hardware, utilizando circuitos integrados como un CMOS 4046. Sin embargo, con los microcontroladores cada vez más rápidos, puede tener sentido implementar un bucle de enganche de fase en software para aplicaciones que no requieren enganche en señales en el rango de MHz o más rápido, como controlar con precisión las velocidades del motor. La implementación de software tiene varias ventajas, incluida la fácil personalización del bucle de retroalimentación, incluido el cambio de la relación de multiplicación o división entre la señal que se rastrea y el oscilador de salida. Además, es útil comprender y experimentar con una implementación de software. Como ejemplo de un bucle de enganche de fase implementado utilizando un detector de frecuencia de fase se presenta en MATLAB, ya que este tipo de detector de fase es robusto y fácil de implementar.

% Este ejemplo está escrito en MATLAB% Inicializar variables vcofreq = zeros ( 1 , numiterations ); ervec = zeros ( 1 , numiterations ); % Mantener un registro de los últimos estados de referencia, señal y señal de error qsig = 0 ; qref = 0 ; lref = 0 ; lsig = 0 ; lersig = 0 ; phs = 0 ; freq = 0 ;                        % Constantes de filtro de bucle (proporcional y derivativa) % Actualmente potencias de dos para facilitar la multiplicación por desplazamientos prop = 1 / 128 ; deriv = 64 ;      para it = 1 : numiteraciones % Simular un oscilador local usando un contador de 16 bits phs = mod ( phs + floor ( freq / 2 ^ 16 ), 2 ^ 16 ); ref = phs < 32768 ; % Obtener el siguiente valor digital (0 o 1) de la señal a rastrear sig = tracksig ( it ); % Implementar el detector de fase-frecuencia rst = ~ ( qsig & qref ); % Restablecer el "flip-flop" del detector de fase-frecuencia % cuando tanto la señal como la referencia son altas qsig = ( qsig | ( sig & ~ lsig )) & rst ; % Activar el flip-flop de señal y el borde delantero de la señal qref = ( qref | ( ref & ~ lref )) & rst ; % Activar el flip-flop de referencia en el borde delantero de la referencia lref = ref ; lsig = sig ; % Almacena estos valores para la siguiente iteración (para detección de bordes) ersig = qref - qsig ; % Calcula la señal de error (si la frecuencia debe aumentar o disminuir) % La señal de error es dada por una u otra señal de flip flop % Implementa un filtro de polo-cero por entrada proporcional y derivativa a la frecuencia filtered_ersig = ersig + ( ersig - lersig ) * deriv ; % Mantiene la señal de error para la salida proporcional lersig = ersig ; % Integra la frecuencia del VCO usando la señal de error freq = freq - 2 ^ 16 * filtered_ersig * prop ; % La frecuencia se rastrea como una fracción binaria de punto fijo % Almacena la frecuencia actual del VCO vcofreq ( 1 , it ) = freq / 2 ^ 16 ;                                                                                                           % Almacena la señal de error para mostrar si la señal o la referencia tienen una frecuencia más alta ervec ( 1 , it ) = ersig ; fin    

En este ejemplo, se supone que una matriz tracksigcontiene una señal de referencia que se debe rastrear. El oscilador se implementa mediante un contador, donde el bit más significativo del contador indica el estado de encendido/apagado del oscilador. Este código simula los dos flip-flops de tipo D que componen un comparador de fase-frecuencia. Cuando la referencia o la señal tiene un borde positivo, el flip-flop correspondiente cambia a alto. Una vez que tanto la referencia como la señal están altas, ambos flip-flops se reinician. El flip-flop que está alto determina en ese instante si la referencia o la señal adelantan al otro. La señal de error es la diferencia entre estos dos valores de flip-flop. El filtro polo-cero se implementa sumando la señal de error y su derivada a la señal de error filtrada. Esto a su vez se integra para encontrar la frecuencia del oscilador.

En la práctica, es probable que se inserten otras operaciones en la retroalimentación de este bucle de enganche de fase. Por ejemplo, si el bucle de enganche de fase implementara un multiplicador de frecuencia, la señal del oscilador podría dividirse en frecuencia antes de compararla con la señal de referencia.

• Bucle bloqueado por frecuencia
• Bucle de enganche de fase de bomba de carga
• Recuperación del portador
• Mapa circular : un modelo matemático simple del bucle de bloqueo de fase que muestra tanto el bloqueo de modo como el comportamiento caótico.
• Bucle de Costas
• Bucle bloqueado por retardo (DLL)
• Receptor de conversión directa
• Sintetizador digital directo
• Filtro Kalman
• PLL multibit
• Reloj Shortt-Synchronome : péndulo esclavo sincronizado en fase con el maestro (aproximadamente 1921)

Wikimedia Commons alberga una categoría multimedia sobre Bucles de enganche de fase .

• Banerjee, Dean (2006), Manual de diseño, simulación y rendimiento de PLL (4.ª ed.), National Semiconductor , archivado desde el original el 2 de septiembre de 2012 , consultado el 4 de diciembre de 2012.
• Best, RE (2003), Bucles de enganche de fase: diseño, simulación y aplicaciones , McGraw-Hill, ISBN 0-07-141201-8
• de Bellescize, Henri (junio de 1932), "La réception Synchrone", L'Onde Electrique , 11 : 230–240
• Dorf, Richard C. (1993), Manual de ingeniería eléctrica , Boca Raton: CRC Press, Bibcode :1993eeh..book.....D, ISBN 0-8493-0185-8
• Egan, William F. (1998), Fundamentos del bloqueo de fase , John Wiley & Sons. (Proporciona scripts de Matlab útiles para simulación)
• Egan, William F. (2000), Síntesis de frecuencia por bloqueo de fase (2.ª ed.), John Wiley and Sons. (Proporciona scripts de Matlab útiles para simulación)
• Gardner, Floyd M. (2005), Técnicas de bloqueo de fase (3.ª ed.), Wiley-Interscience, ISBN 978-0-471-43063-6
• Klapper, J.; Frankle, JT (1972), Sistemas de retroalimentación de frecuencia y de enganche de fase , Academic Press. (Demodulación FM)
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• Liu, Mingliang (21 de febrero de 2006), Construya un PLL CMOS de 1,5 V y 2,4 GHz, Wireless Net Design Line, archivado desde el original el 1 de julio de 2010. Un artículo sobre el diseño de un circuito integrado PLL estándar para aplicaciones Bluetooth.
• Wolaver, Dan H. (1991), Diseño de circuitos de bucle de enganche de fase , Prentice Hall, ISBN 0-13-662743-9

• Introducción al bucle de enganche de fase: incluye vídeo integrado
• Excel Unusual alberga un modelo PLL animado y los tutoriales para codificar dicho modelo.