Memoria SDRAM DDR4

Memoria SDRAM DDR4
Memoria de acceso aleatorio dinámica sincrónica de doble velocidad de datos 4

Tipo de RAM
16  GiB [1] DDR4-2666 1,2 V UDIMM
Revelador	JEDEC
Tipo	Memoria de acceso aleatorio dinámica sincrónica (SDRAM)
Generación	Cuarta generación
Fecha de lanzamiento	2014 ; hace 10 años ( 2014 )
Normas	DDR4-1600 (PC4-12800) DDR4-1866 (PC4-14900) DDR4-2133 (PC4-17000) DDR4-2400 (PC4-19200) DDR4-2666 (PC4-21333) DDR4-2933 (PC4-23466) DDR4-3200 (PC4-25600)
Frecuencia de reloj	800–1600 MHz
Tiempo de ciclo	0,625 ns a 1,25 ns
Buffer de precarga	Arquitectura de precarga 8n
Frecuencia del reloj del autobús	1600 MT/s a 3200 MT/s.
Tasa de transferencia	De 12,8 GB/s a 25,6 GB/s
Voltaje	Referencia 1,2 V
Predecesor	Memoria SDRAM DDR3 (2007)
Sucesor	Memorias SDRAM DDR5 (2020)

La memoria de acceso aleatorio dinámico síncrono de doble velocidad de datos 4 ( DDR4 SDRAM ) es un tipo de memoria de acceso aleatorio dinámico síncrono con una interfaz de alto ancho de banda (" doble velocidad de datos ").

Lanzada al mercado en 2014, ^{[2] [3] [4]} es una variante de la memoria de acceso aleatorio dinámico (DRAM), algunas de las cuales han estado en uso desde principios de la década de 1970, ^[5] y un sucesor de mayor velocidad de las tecnologías DDR2 y DDR3 .

DDR4 no es compatible con ningún tipo anterior de memoria de acceso aleatorio (RAM) debido a diferentes voltajes de señalización e interfaz física, además de otros factores.

La SDRAM DDR4 se lanzó al mercado público en el segundo trimestre de 2014, centrándose en la memoria ECC , ^[6] mientras que los módulos DDR4 no ECC estuvieron disponibles en el tercer trimestre de 2014, acompañando el lanzamiento de los procesadores Haswell-E que requieren memoria DDR4. ^[7]

Las principales ventajas de la DDR4 sobre su predecesora, la DDR3, incluyen una mayor densidad de módulos y menores requisitos de voltaje, junto con velocidades de transferencia de datos más altas . El estándar DDR4 permite módulos DIMM de hasta 64  GB de capacidad, en comparación con el máximo de 16 GB por DIMM de la DDR3. ^{[1] [8] [ verificación fallida ]}

A diferencia de las generaciones anteriores de memoria DDR, la precarga no se ha incrementado por encima de los 8n utilizados en DDR3; ^{[9] : 16} el tamaño de ráfaga básico es de ocho palabras de 64 bits, y se logran mayores anchos de banda enviando más comandos de lectura/escritura por segundo. Para permitir esto, el estándar divide los bancos de DRAM en dos o cuatro grupos de bancos seleccionables, ^[10] donde las transferencias a diferentes grupos de bancos se pueden realizar más rápidamente.

Debido a que el consumo de energía aumenta con la velocidad, el voltaje reducido permite un funcionamiento a mayor velocidad sin requisitos irrazonables de energía y refrigeración.

La memoria RAM DDR4 funciona a un voltaje de 1,2 V y admite frecuencias entre 800 y 1600 MHz (DDR4-1600 a DDR4-3200). En comparación con la DDR3, que funciona a 1,5 V con frecuencias de 400 a 1067 MHz (DDR3-800 a DDR3-2133), la DDR4 ofrece un mejor rendimiento y eficiencia energética . Las velocidades de la DDR4 se anuncian como el doble de la frecuencia de reloj base debido a su naturaleza de Doble Velocidad de Datos (DDR), con velocidades comunes que incluyen DDR4-2400 y DDR4-3200, y velocidades más altas como DDR4-4266 y DDR4-5000 disponibles a un precio superior. A diferencia de la DDR3, la DDR4 no tiene una variante de bajo voltaje; funciona constantemente a 1,2 V. Además, la DDR4 mejora a la DDR3 con una longitud de ráfaga más larga de 16 y admite capacidades de memoria más grandes, lo que mejora tanto el rendimiento como la flexibilidad del sistema. ^{[11] [12]}

• 2005: El organismo de normalización JEDEC comenzó a trabajar en un sucesor de DDR3 alrededor de 2005, ^[14] aproximadamente 2 años antes del lanzamiento de DDR3 en 2007. ^{[15] [16]} Se planeó que la arquitectura de alto nivel de DDR4 se completara en 2008. ^[17]
• 2007: Se publicó cierta información anticipada en 2007, ^[18] y un orador invitado de Qimonda proporcionó más detalles públicos en una presentación en el Intel Developer Forum (IDF) de San Francisco en agosto de 2008. ^{[18] [19] [20] [21]} Se describió que DDR4 implicaba un proceso de 30 nm a 1,2 voltios, con frecuencias de bus de 2133 MT/s de velocidad "normal" y 3200 MT/s de velocidad "para entusiastas", y que llegaría al mercado en 2012, antes de realizar la transición a 1 voltio en 2013. ^{[19] [21]}
• 2009: En febrero, Samsung validó los chips DRAM de 40 nm, considerado un "paso significativo" hacia el desarrollo de DDR4 ^[22] ya que en 2009, los chips DRAM apenas comenzaban a migrar a un proceso de 50 nm. ^[23]
• 2010: Posteriormente, se revelaron más detalles en MemCon 2010, Tokio (un evento de la industria de la memoria de computadora), en el que una presentación de un director de JEDEC titulada "Time to rethink DDR4" ^[24] con una diapositiva titulada "New roadmap: More Realistic roadmap is 2015" llevó a algunos sitios web a informar que la introducción de DDR4 probablemente ^[25] o definitivamente ^{[26] [27]} se retrasó hasta 2015. Sin embargo, las muestras de prueba de DDR4 se anunciaron de acuerdo con el cronograma original a principios de 2011, momento en el que los fabricantes comenzaron a informar que la producción comercial a gran escala y el lanzamiento al mercado estaban programados para 2012. ^[2]
• 2011: En enero, Samsung anunció la finalización y el lanzamiento para pruebas de un módulo DRAM DDR4 de 2 GB ^{[1] basado en un proceso entre 30 y 39} nm . ^[28] Tiene una velocidad máxima de transferencia de datos de 2133  MT/s a 1,2 V, utiliza tecnología de drenaje pseudoabierto (adaptada de la memoria DDR gráfica ^[29] ) y consume un 40% menos de energía que un módulo DDR3 equivalente. ^{[28] [30]} En abril, Hynix anunció la producción de módulos DDR4 de 2 GB ^[1] a 2400 MT/s, también funcionando a 1,2 V en un proceso entre 30 y 39 nm (proceso exacto no especificado), ^[2] añadiendo que preveía comenzar la producción en gran volumen en la segunda mitad de 2012. ^[2] Se esperaba que los procesos de semiconductores para DDR4 hicieran la transición a sub-30 nm en algún momento entre finales de 2012 y 2014. ^{[31] [32]}
  
• 2012: En mayo, Micron anunció ^[3] que tenía como objetivo iniciar la producción a fines de 2012 de módulos de 30 nm. En julio, Samsung anunció que comenzaría a muestrear los primeros módulos de memoria dual en línea (RDIMM) registrados de 16 GB ^[1] de la industria que utilizan SDRAM DDR4 para sistemas de servidores empresariales. ^{[33] [34]} En septiembre, JEDEC publicó la especificación final de DDR4. ^[35]
• 2013: Se esperaba que DDR4 representara el 5% del mercado de DRAM en 2013, ^[2] y que alcanzara una adopción masiva y una penetración del mercado del 50% alrededor de 2015; ^[2] sin embargo, a partir de 2013, la adopción de DDR4 se había retrasado y ya no se esperaba que alcanzara la mayoría del mercado hasta 2016 o más tarde. ^[36] Por lo tanto, la transición de DDR3 a DDR4 está tomando más tiempo que los aproximadamente cinco años que tomó para que DDR3 lograra la transición al mercado masivo sobre DDR2. ^[31] En parte, esto se debe a que los cambios necesarios para otros componentes afectarían a todas las demás partes de los sistemas informáticos, que necesitarían actualizarse para funcionar con DDR4. ^[37]
• 2014: En abril, Hynix anunció que había desarrollado el primer módulo de 128 GB de mayor densidad del mundo basado en DDR4 de 8  Gbit utilizando tecnología de 20 nm. El módulo funciona a 2133 MHz, con una E/S de 64 bits y procesa hasta 17 GB de datos por segundo.
• 2016: En abril, Samsung anunció que había comenzado a producir en masa DRAM en un proceso de "clase 10 nm", con lo que se refiere al régimen de nodo 1x nm de 16 nm a 19 nm, que admite una tasa de transferencia de datos un 30% más rápida de 3200 Mbit/s. ^[38] Anteriormente, se utilizaba un tamaño de 20 nm. ^{[39] [40]}
• 2020: La RAM DDR5 fue presentada formalmente por la Asociación de Tecnología de Estado Sólido JEDEC en julio de 2020 como sucesora de la DDR4. JEDEC, líder mundial en el desarrollo de estándares abiertos para la industria de la microelectrónica , encabezó el desarrollo de la DDR5 para abordar las crecientes demandas de mayor rendimiento y eficiencia en la informática moderna. El estándar DDR5 se basa en los avances de la DDR4 con mejoras notables en el ancho de banda, la eficiencia y la capacidad, ofreciendo una velocidad de datos base de 4800 MT/s y admitiendo velocidades más altas a medida que la tecnología madura. La DDR5 también presenta una gestión de energía mejorada, mayor longitud de ráfaga y capacidades de precarga mejoradas, lo que la hace adecuada para una amplia gama de aplicaciones, desde juegos de alto rendimiento hasta tareas informáticas intensivas en datos.

En abril de 2013, un redactor de noticias de International Data Group (IDG), una empresa estadounidense de investigación tecnológica que originalmente formaba parte de IDC  , realizó un análisis de sus percepciones relacionadas con la SDRAM DDR4. ^[41] Las conclusiones fueron que la creciente popularidad de la informática móvil y otros dispositivos que utilizan memoria más lenta pero de menor potencia, la desaceleración del crecimiento en el sector de la informática de escritorio tradicional y la consolidación del mercado de fabricación de memoria significaban que los márgenes de la RAM eran estrechos.

Como resultado, el precio premium deseado para la nueva tecnología era más difícil de lograr, y la capacidad se había desplazado a otros sectores. Los fabricantes de SDRAM y los creadores de chipsets estaban, hasta cierto punto, " entre la espada y la pared ", donde "nadie quiere pagar un precio superior por productos DDR4, y los fabricantes no quieren fabricar la memoria si no van a obtener un precio superior", según Mike Howard de iSuppli. ^[41] Un cambio en el sentimiento del consumidor hacia la informática de escritorio y el lanzamiento de procesadores con soporte DDR4 por parte de Intel y AMD podrían, por lo tanto, conducir potencialmente a un crecimiento "agresivo". ^[41]

La hoja de ruta Haswell 2014 de Intel reveló el primer uso de SDRAM DDR4 en procesadores Haswell-EP . ^[42]

Los procesadores Ryzen de AMD , presentados en 2016 y enviados en 2017, utilizan SDRAM DDR4. ^[43]

Esta sección necesita ser actualizada . Por favor, ayude a actualizar este artículo para reflejar eventos recientes o nueva información disponible. ( Enero de 2014 )

La memoria RAM DDR4 funciona con un voltaje de suministro primario de 1,2 V y un suministro auxiliar de 2,5 V para el refuerzo de línea de palabra (VPP). Esto contrasta con la DDR3 , que funciona a 1,5 V y tenía variantes de voltaje más bajo a 1,35 V introducidas en 2013. La DDR4 se introdujo con una tasa de transferencia mínima de 2133 MT/s , influenciada por el límite cercano de la DDR3 a velocidades similares, y se espera que alcance hasta 4266 MT/s . Las mejoras notables en la DDR4 incluyen mayores tasas de transferencia de datos y una eficiencia mejorada. Las primeras muestras de DDR4, como las de Samsung en enero de 2011, mostraron una latencia CAS de 13 ciclos de reloj , comparable a la transición de DDR2 a DDR3. Además, DDR4 presenta una longitud de ráfaga más larga de 16, mayor soporte de capacidad e integridad de señal mejorada con un espaciado de pines más ajustado (0,85 mm frente a 1,0 mm), una altura ligeramente mayor (31,25 mm frente a 30,35 mm) y un mayor grosor (1,2 mm frente a 1,0 mm) para un mejor enrutamiento y rendimiento de la señal.

Los bancos internos se incrementan a 16 (4 bits de selección de banco), con hasta 8 rangos por DIMM. ^{[9] : 16}

Los cambios de protocolo incluyen: ^{[9] : 20}

• Paridad en el bus de comando/dirección
• Inversión de bus de datos (como GDDR4 )
• CRC en el bus de datos
• Programación independiente de DRAM individuales en un DIMM, para permitir un mejor control de la terminación en la matriz .

Se prevé una mayor densidad de memoria, posiblemente utilizando TSV (" through-silicon via ") u otros procesos de apilamiento 3D . ^{[31] [37] [44] [45]} La especificación DDR4 incluirá apilamiento 3D estandarizado "desde el principio" según JEDEC, ^[45] con provisión para hasta 8 matrices apiladas . ^{[9] : 12} X-bit Labs predijo que "como resultado, los chips de memoria DDR4 con densidad muy alta se volverán relativamente económicos". ^[37]

Los bancos de memoria conmutados también son una opción prevista para los servidores. ^{[31] [44]}

En 2008, el libro Wafer Level 3-D ICs Process Technology destacó las preocupaciones sobre el creciente consumo de área de matriz debido a elementos analógicos sin escalamiento como bombas de carga , reguladores de voltaje y circuitos adicionales. Estos componentes, que incluyen detección de errores CRC, terminación en matriz , hardware de ráfagas, tuberías programables, baja impedancia y una mayor necesidad de amplificadores de detección (impulsados ​​por bits reducidos por línea de bits debido a un voltaje más bajo), han aumentado significativamente el ancho de banda, pero a costa de ocupar más área de matriz. En consecuencia, la proporción de matriz asignada a la matriz de memoria en sí ha disminuido con el tiempo: del 70-78% para SDRAM y DDR1 al 47% para DDR2, 38% para DDR3 y potencialmente menos del 30% para DDR4. ^[46]

La especificación definió estándares para dispositivos de memoria ×4, ×8 y ×16 con capacidades de 2, 4, 8 y 16 Gbit. ^{[1] [47]}

Además de las variantes de ancho de banda y capacidad, los módulos DDR4 pueden implementar opcionalmente:

• ECC , que es un carril de bytes de datos adicional que se utiliza para corregir errores menores y detectar errores mayores para una mayor confiabilidad. Los módulos con ECC se identifican mediante un ECC adicional en su designación. PC4-19200 ECC o PC4-19200E es un módulo PC4-19200 con ECC. ^[48]
• La RAM registrada (o almacenada en búfer) mejora la integridad de la señal, lo que puede mejorar las velocidades de reloj y permitir una mayor capacidad de ranura física, al almacenar en búfer las señales eléctricamente. Esto se produce a costa de un ciclo de reloj adicional de latencia. Estos módulos se identifican con una "R" en su designación, como PC4-19200R . Normalmente, los módulos con esta designación también están registrados con ECC ( código de corrección de errores ), aunque la "E" de ECC puede no estar siempre incluida en la designación. Por el contrario, la RAM no registrada, también conocida como RAM sin búfer, se identifica con una "U" en la designación, p. ej. PC4-19200U. ^[48]
• Los módulos de carga reducida , que se designan con LR y son similares a la memoria registrada/almacenada en búfer, de manera que los módulos LRDIMM almacenan en búfer tanto las líneas de control como las de datos, al tiempo que conservan la naturaleza paralela de todas las señales. Como tal, la memoria LRDIMM proporciona capacidades máximas de memoria generales más grandes, al tiempo que aborda algunos de los problemas de rendimiento y consumo de energía de la memoria FB inducidos por la conversión requerida entre formas de señal en serie y paralela. ^[48]

Aunque sigue funcionando básicamente de la misma manera, la DDR4 introduce un cambio importante en los formatos de comandos utilizados por las generaciones anteriores de SDRAM . Una nueva señal de comando, ACT , es baja para indicar el comando de activación (fila abierta).

El comando de activación requiere más bits de dirección que cualquier otro (18 bits de dirección de fila en una parte de 16 Gbit), por lo que las señales activas bajas estándar RAS , CAS y WE se comparten con bits de dirección de orden superior que no se utilizan cuando ACT es alto. La combinación de RAS = L y CAS = WE = H que codificaba anteriormente un comando de activación no se utiliza.

Al igual que en las codificaciones SDRAM anteriores, se utiliza A10 para seleccionar variantes de comandos: precarga automática en comandos de lectura y escritura, y un banco frente a todos los bancos para el comando de precarga. También selecciona dos variantes del comando de calibración ZQ.

Al igual que en DDR3, A12 se utiliza para solicitar el corte de ráfagas : el truncamiento de una ráfaga de 8 transferencias después de cuatro transferencias. Aunque el banco sigue ocupado y no está disponible para otros comandos hasta que transcurran ocho tiempos de transferencia, se puede acceder a un banco diferente.

Además, se ha aumentado considerablemente la cantidad de direcciones de banco. Hay cuatro bits de selección de banco para seleccionar hasta 16 bancos dentro de cada DRAM: dos bits de dirección de banco (BA0, BA1) y dos bits de grupo de banco (BG0, BG1). Hay restricciones de tiempo adicionales al acceder a los bancos dentro del mismo grupo de bancos; es más rápido acceder a un banco en un grupo de bancos diferente.

Además, hay tres señales de selección de chip (C0, C1, C2), lo que permite colocar hasta ocho chips apilados dentro de un único paquete de DRAM. Estos actúan efectivamente como tres bits de selección de banco más, lo que eleva el total a siete (128 bancos posibles).

Las velocidades de transferencia estándar son 1600, 1866, 2133, 2400, 2666, 2933 y 3200 MT/s ^{[49] [50]} ( frecuencias de reloj de 12 ⁄ 15 , 14 ⁄ 15 , 16 ⁄ 15 , 18 ⁄ 15 , 20 ⁄ 15 , 22 ⁄ 15 y 24 ⁄ 15  GHz, doble velocidad de datos), con velocidades de hasta DDR4-4800 (reloj de 2400 MHz) disponibles comercialmente. ^[51]

El equipo DDR4 de Micron Technology identificó algunos puntos clave para el diseño de circuitos integrados y PCB: ^[52]

Diseño de circuitos integrados: ^[52]

• Calibración de VrefDQ (DDR4 "requiere que el controlador realice la calibración de VrefDQ");
• Nuevos esquemas de direccionamiento ("agrupación de bancos", ACT para reemplazar los comandos RAS , CAS y WE , PAR y Alert para verificación de errores y DBI para inversión de bus de datos);
• Nuevas funciones de ahorro de energía (actualización automática de bajo consumo, actualización controlada por temperatura, actualización de granularidad fina, inversión de bus de datos y latencia CMD/ADDR).

Diseño de placa de circuito: ^[52]

• Nuevas fuentes de alimentación (VDD/VDDQ a 1,2 V y boost de línea de palabra, conocido como VPP, a 2,5 V);
• VrefDQ debe suministrarse internamente a la DRAM mientras que VrefCA se suministra externamente desde la placa;
• Los pines DQ terminan en alto usando E/S de drenaje pseudoabierto (esto difiere de los pines CA en DDR3 que están conectados al centro de VTT). ^[52]

Las técnicas de mitigación de Rowhammer incluyen capacitores de almacenamiento más grandes, modificación de las líneas de dirección para usar la aleatorización del diseño del espacio de direcciones y líneas de E/S de voltaje dual que aíslan aún más las posibles condiciones límite que podrían generar inestabilidad a altas velocidades de escritura/lectura.

La memoria DDR4 se suministra en módulos de memoria dual en línea (DIMM) de 288 pines , de tamaño similar a los DIMM DDR3 de 240 pines. Los módulos de RAM DDR4 tienen pines que están espaciados más cerca, a 0,85 mm en comparación con el espaciado de 1,0 mm en DDR3, lo que permite una mayor densidad de pines dentro de la misma longitud DIMM estándar de 133,35 mm (5¼ pulgadas). La altura de los módulos DDR4 se ha aumentado ligeramente de 30,35 mm (1,2 pulgadas) a 31,25 mm (1,23 pulgadas) para facilitar el enrutamiento de la señal. Además, el grosor de los módulos DDR4 se ha aumentado de 1,0 mm a 1,2 mm para admitir más capas de señal, lo que mejora el rendimiento y la confiabilidad generales. ^{[53] Los módulos DIMM DDR4 tienen un} conector de borde ligeramente curvado , por lo que no todos los pines se acoplan al mismo tiempo durante la inserción del módulo, lo que reduce la fuerza de inserción. ^[13]

Las SO-DIMM DDR4 tienen 260 pines en lugar de los 204 pines de las SO-DIMM DDR3, espaciadas a 0,5 en lugar de 0,6 mm, y son 2,0 mm más anchas (69,6 frente a 67,6 mm), pero mantienen la misma altura de 30 mm. ^[54]

Para su microarquitectura Skylake , Intel diseñó un paquete SO-DIMM llamado UniDIMM , que puede ser llenado con chips DDR3 o DDR4. Al mismo tiempo, se anunció que el controlador de memoria integrado (IMC) de las CPU Skylake es capaz de trabajar con ambos tipos de memoria. El propósito de los UniDIMM es ayudar en la transición del mercado de DDR3 a DDR4, donde el precio y la disponibilidad pueden hacer que no sea deseable cambiar el tipo de RAM. Los UniDIMM tienen las mismas dimensiones y número de pines que los SO-DIMM DDR4 normales, pero la muesca del conector de borde está ubicada de manera diferente para evitar el uso accidental en zócalos SO-DIMM DDR4 incompatibles. ^[55]

Latencia CAS (CL)

Ciclos de reloj entre el envío de una dirección de columna a la memoria y el comienzo de los datos en respuesta

tRCD

Ciclos de reloj entre la activación de fila y las lecturas/escrituras

tRP

Ciclos de reloj entre precarga de fila y activación

DDR4-xxxx indica la velocidad de transferencia de datos por bit y normalmente se utiliza para describir chips DDR. PC4-xxxxx indica la velocidad de transferencia general, en megabytes por segundo, y se aplica solo a módulos (DIMM ensamblados). Debido a que los módulos de memoria DDR4 transfieren datos en un bus de 8 bytes (64 bits de datos) de ancho, la velocidad de transferencia máxima del módulo se calcula tomando las transferencias por segundo y multiplicándolas por ocho. ^[56]

En el Intel Developer Forum de 2016 se debatió el futuro de la memoria SDRAM DDR5 . Las especificaciones se ultimaron a finales de 2016, pero no habrá módulos disponibles antes de 2020. ^[57] También se han propuesto otras tecnologías de memoria, concretamente HBM en sus versiones 3 y 4 ^[58]  , que pretenden sustituir a la DDR4.

En 2011, JEDEC introdujo el estándar Wide I/O 2 , que incluye chips de memoria apilados colocados directamente sobre la CPU dentro del mismo paquete. Esta configuración proporciona un mayor ancho de banda y una mejor eficiencia energética en comparación con la SDRAM DDR4, gracias a su amplia interfaz y a las cortas longitudes de señal. Wide I/O 2 tiene como objetivo reemplazar varios estándares de SDRAM DDRX móviles utilizados en dispositivos móviles e integrados de alto rendimiento, como los teléfonos inteligentes.

Paralelamente, Hynix desarrolló la memoria de alto ancho de banda (HBM) , estandarizada como JEDEC JESD235. Tanto Wide I/O 2 como HBM utilizan una interfaz de memoria paralela muy amplia (hasta 512 bits para Wide I/O 2 en comparación con los 64 bits de DDR4), aunque operan a frecuencias más bajas que DDR4. Wide I/O 2 está diseñada para dispositivos compactos de alto rendimiento, a menudo integrados en procesadores o paquetes de sistema en un chip (SoC). Por el contrario, HBM apunta a la memoria gráfica y la computación general, mientras que Hybrid Memory Cube (HMC) está dirigido a servidores de alta gama y aplicaciones empresariales. ^[59]

La memoria apilada Hybrid Memory Cube (HMC) de Micron Technology utiliza una interfaz serial. Muchos otros buses de computadora han migrado hacia la sustitución de buses paralelos por buses seriales, por ejemplo, mediante la evolución de Serial ATA en sustitución de Parallel ATA , PCI Express en sustitución de PCI y puertos seriales en sustitución de puertos paralelos. En general, los buses seriales son más fáciles de escalar y tienen menos cables/pistas, lo que hace que las placas de circuitos que los utilizan sean más fáciles de diseñar. ^{[60] [61] [62]}

A largo plazo, los expertos especulan que los tipos de RAM no volátiles como PCM ( memoria de cambio de fase ), RRAM ( memoria de acceso aleatorio resistiva ) o MRAM ( memoria de acceso aleatorio magnetorresistiva ) podrían reemplazar a la SDRAM DDR4 y sus sucesoras. ^[63]

GDDR5 SGRAM es un tipo de RAM gráfica síncrona DDR3 , que se introdujo antes de DDR4 y no es un sucesor de DDR4.

• Memoria de acceso aleatorio dinámica sincrónica  : artículo principal sobre los tipos de memoria DDR
• Lista de velocidades de bits de interfaz
• Tiempos de memoria

• Memoria principal: DDR3 y DDR4 SDRAM, JEDEC, ESTÁNDAR DDR4 SDRAM (JESD79-4)
• DDR4 (PDF) (informe técnico), Corsair Components, archivado desde el original (PDF) el 10 de octubre de 2014.