Enlace de Compute Express
Interconexión de procesadores estándar abiertos para centros de datos
Enlace de Compute Express
Año de creación2019 ; hace 5 años ( 2019 )
Creado porIntel
Número de dispositivos4096
VelocidadDúplex completo
1.x , 2.0 (32 GT/s ):
  • 3,938 GB/s (×1)
  • 63,015 GB/s (×16)

3.x (64 GT/s ):
  • 7,563 GB/s (×1)
  • 121,0 GB/s (×16)
EstiloDe serie
Sitio webwww.computeexpresslink.org

Compute Express Link ( CXL ) es una interconexión de estándar abierto para conexiones de alta velocidad y alta capacidad de unidad central de procesamiento (CPU) a dispositivo y de CPU a memoria, diseñada para computadoras de centros de datos de alto rendimiento. [1] [2] [3] [4] CXL está construido sobre la interfaz física y eléctrica PCI Express (PCIe) en serie e incluye un protocolo de entrada/salida de bloque basado en PCIe (CXL.io) y nuevos protocolos coherentes con la memoria caché para acceder a la memoria del sistema (CXL.cache) y a la memoria del dispositivo (CXL.mem). Las capacidades de comunicación y agrupación en serie permiten que la memoria CXL supere las limitaciones de rendimiento y empaquetado de zócalos de la memoria DIMM común al implementar altas capacidades de almacenamiento. [5] [6]

Historia

La tecnología CXL fue desarrollada principalmente por Intel . El Consorcio CXL fue formado en marzo de 2019 por los miembros fundadores Alibaba Group , Cisco Systems , Dell EMC , Meta , Google , Hewlett Packard Enterprise (HPE), Huawei , Intel Corporation y Microsoft , [7] [8] y se incorporó oficialmente en septiembre de 2019. [9] A partir de enero de 2022, AMD , Nvidia , Samsung Electronics y Xilinx se unieron a los fundadores en la junta directiva, mientras que ARM , Broadcom , Ericsson , IBM , Keysight , Kioxia , Marvell Technology , Mellanox , Microchip Technology , Micron , Oracle Corporation , Qualcomm , Rambus , Renesas , Seagate , SK Hynix , Synopsys y Western Digital , entre otros, fueron miembros contribuyentes. [10] [11] Los socios de la industria incluyen PCI-SIG , [12] Gen-Z , [13] SNIA , [14] y DMTF . [15]

El 2 de abril de 2020, los consorcios Compute Express Link y Gen-Z anunciaron planes para implementar la interoperabilidad entre las dos tecnologías, [16] [17] y los resultados iniciales se presentaron en enero de 2021. [18] El 10 de noviembre de 2021, las especificaciones y los activos de Gen-Z se transfirieron a CXL para centrarse en el desarrollo de un único estándar industrial. [19] En el momento de este anuncio, el 70 % de los miembros de Gen-Z ya se habían unido al consorcio CXL. [20]

El 1 de agosto de 2022, las especificaciones y los activos de OpenCAPI se transfirieron al Consorcio CXL, [21] [22] que ahora incluye empresas detrás de tecnologías de interconexión coherente de memoria como los estándares abiertos OpenCAPI (IBM), Gen-Z (HPE) y CCIX (Xilinx), y los protocolos propietarios InfiniBand / RoCE (Mellanox), Infinity Fabric (AMD), Omni-Path y QuickPath / Ultra Path (Intel) y NVLink / NVSwitch (Nvidia). [23]

Presupuesto

El 11 de marzo de 2019 se publicó la especificación CXL 1.0 basada en PCIe 5.0. [8] Permite que la CPU del host acceda a la memoria compartida en dispositivos aceleradores con un protocolo coherente de caché. La especificación CXL 1.1 se publicó en junio de 2019.

El 10 de noviembre de 2020, se publicó la especificación CXL 2.0. La nueva versión agrega compatibilidad con la conmutación CXL, para permitir la conexión de múltiples dispositivos CXL 1.x y 2.0 a un procesador host CXL 2.0, y/o la agrupación de cada dispositivo en múltiples procesadores host, en configuraciones de memoria compartida distribuida y almacenamiento desagregado ; también implementa la integridad del dispositivo y el cifrado de datos. [24] No hay un aumento del ancho de banda con respecto a CXL 1.x, porque CXL 2.0 todavía utiliza PCIe 5.0 PHY.

El 2 de agosto de 2022 se publicó la Especificación CXL 3.0, basada en la interfaz física PCIe 6.0 y codificación PAM-4 con el doble de ancho de banda; las nuevas características incluyen capacidades de estructura con conmutación multinivel y múltiples tipos de dispositivos por puerto, y coherencia mejorada con DMA peer-to-peer y uso compartido de memoria. [25] [26]

El 14 de noviembre de 2023, se publicó la especificación CXL 3.1.

Implementaciones

El 2 de abril de 2019, Intel anunció su familia de FPGAs Agilex con CXL. [27]

El 11 de mayo de 2021, Samsung anunció un módulo de expansión de memoria basado en DDR5 de 128 GB que permite una expansión de memoria a nivel de terabyte junto con un alto rendimiento para su uso en centros de datos y, potencialmente, en PC de próxima generación. [28] El 10 de mayo de 2022 se lanzó una versión actualizada de 512 GB basada en un controlador de memoria propietario. [29]

En 2021, se anunció la compatibilidad con CXL 1.1 para los procesadores Intel Sapphire Rapids [30] y los procesadores AMD Zen 4 EPYC "Genoa" y "Bergamo". [31]

Los dispositivos CXL fueron mostrados en la Conferencia de Supercomputación ACM/IEEE (SC21) por proveedores como Intel, [32] Astera, Rambus, Synopsys, Samsung y Teledyne LeCroy . [33] [34] [35]

Protocolos

La capa de transacción CXL se compone de tres subprotocolos multiplexados dinámicamente (cambian según la demanda) en un solo enlace: [36] [37] [24]

  • CXL.io : basado en PCIe 5.0 (y PCIe 6.0 después de CXL 3.0) con algunas mejoras, proporciona configuración, inicialización y gestión de enlaces, descubrimiento y enumeración de dispositivos, interrupciones, DMA y acceso de E/S de registros mediante cargas/almacenes no coherentes. [38]
  • CXL.cache : define interacciones entre un host y un dispositivo, [38] permite que los dispositivos periféricos accedan y almacenen en caché de manera coherente la memoria de la CPU del host con una interfaz de solicitud/respuesta de baja latencia.
  • CXL.mem : permite que la CPU del host acceda de manera coherente a la memoria conectada al dispositivo con comandos de carga/almacenamiento tanto para almacenamiento volátil (RAM) como para almacenamiento persistente no volátil (memoria flash). [38]

Los protocolos CXL.cache y CXL.mem operan con una capa de enlace/transacción común, que está separada de la capa de enlace y transacción del protocolo CXL.io. Estos protocolos/capas se multiplexan entre sí mediante un bloque de arbitraje y multiplexación (ARB/MUX) antes de ser transportados a través de la capa física PCIe 5.0 estándar utilizando un bloque de unidad de control de flujo (FLIT) de 528 bits (66 bytes) de ancho fijo que consta de cuatro "ranuras" de datos de 16 bytes y un valor de verificación de redundancia cíclica (CRC) de dos bytes. [37] Los FLIT de CXL encapsulan los datos del paquete de capa de transacción (TLP) estándar de PCIe y del paquete de capa de enlace de datos (DLLP) con un formato de tamaño de trama variable. [39] [40]

CXL 3.0 introduce FLIT de 256 bytes en el modo de transferencia PAM-4.

Tipos de dispositivos

CXL está diseñado para admitir tres tipos de dispositivos principales: [24]

  • Tipo 1 (CXL.io y CXL.cache): acceden de forma coherente a la memoria del host, a aceleradores especializados (como NIC inteligentes , NIC PGAS y NIC Atomics) sin memoria local. Los dispositivos dependen del acceso coherente a la memoria de la CPU del host. [38]
  • Tipo 2 (CXL.io, CXL.cache y CXL.mem): acceden de forma coherente a la memoria del host y a la memoria del dispositivo, aceleradores de propósito general ( GPU , ASIC o FPGA ) con memoria local GDDR o HBM de alto rendimiento . Los dispositivos pueden acceder de forma coherente a la memoria de la CPU del host y/o proporcionar acceso coherente o no coherente a la memoria local del dispositivo desde la CPU del host. [38]
  • Tipo 3 (CXL.io y CXL.mem): permiten que el host acceda y administre la memoria del dispositivo conectado, las placas de expansión de memoria y la memoria persistente. Los dispositivos proporcionan a la CPU del host acceso de baja latencia a la memoria DRAM local o al almacenamiento no volátil direccionable por bytes. [38]

Los dispositivos de tipo 2 implementan dos modos de coherencia de memoria, administrados por el controlador del dispositivo. En el modo de sesgo de dispositivo, el dispositivo accede directamente a la memoria local y la CPU no realiza ningún almacenamiento en caché; en el modo de sesgo de host, el controlador de caché de la CPU host maneja todo el acceso a la memoria del dispositivo. El modo de coherencia se puede configurar individualmente para cada página de 4 KB, almacenada en una tabla de traducción en la memoria local de los dispositivos de tipo 2. A diferencia de otros protocolos de coherencia de memoria de CPU a CPU, esta disposición solo requiere que el controlador de memoria de la CPU host implemente el agente de caché; este enfoque asimétrico reduce la complejidad de la implementación y reduce la latencia. [37]

CXL 2.0 agregó soporte para conmutación en estructuras de dispositivos basadas en árboles, lo que permite que los dispositivos PCIe, CXL 1.1 y CXL 2.0 formen jerarquías virtuales de dispositivos de lógica única y múltiple que pueden ser administrados por múltiples hosts. [41]

CXL 3.0 reemplazó los modos de polarización con semántica de coherencia mejorada, lo que permite que los dispositivos de Tipo 2 y Tipo 3 invaliden los datos en la memoria caché del host cuando el dispositivo ha realizado un cambio en la memoria local. La coherencia mejorada también ayuda a implementar transferencias entre pares dentro de una jerarquía virtual de dispositivos en el mismo dominio de coherencia. También admite el uso compartido de memoria del mismo segmento de memoria entre múltiples dispositivos, a diferencia de la agrupación de memoria donde a cada dispositivo se le asignaba un segmento separado. [42]

CXL 3.0 permite múltiples dispositivos de Tipo 1 y Tipo 2 por cada puerto raíz CXL; también agrega conmutación de múltiples niveles, lo que ayuda a implementar estructuras de dispositivos con topologías que no son de árbol, como malla, anillo o spline/hoja. Cada nodo puede ser un host o un dispositivo de cualquier tipo. Los dispositivos de Tipo 3 pueden implementar el modo Global Fabric Attached Memory (GFAM), que conecta un dispositivo de memoria a un nodo de conmutación sin requerir una conexión directa al host. Los dispositivos y hosts utilizan un mecanismo de direccionamiento de enrutamiento basado en puertos (PBR) que admite hasta 4096 nodos. [42]

Dispositivos

En mayo de 2022 estuvieron disponibles los primeros dispositivos de 512 GB con 4 veces más almacenamiento que los dispositivos anteriores. [43]

Estado latente

Los controladores de memoria CXL generalmente agregan alrededor de 200 ns de latencia. [44]

Véase también

Referencias

  1. ^ "ACERCA DE CXL". Compute Express Link . Consultado el 9 de agosto de 2019 .
  2. ^ "Synopsys ofrece la primera solución IP Compute Express Link (CXL) de la industria para un rendimiento innovador en sistemas en chip (SoC) con uso intensivo de datos". finance.yahoo.com . Yahoo! Finance . Consultado el 9 de noviembre de 2019 .
  3. ^ "Un hito en el movimiento de datos". Intel Newsroom . Intel . Consultado el 9 de noviembre de 2019 .
  4. ^ "Compute Express Link Consortium (CXL) se constituye oficialmente y anuncia la ampliación de su junta directiva". www.businesswire.com . Business Wire . 2019-09-17 . Consultado el 2019-11-09 .
  5. ^ "StackPath". www.electronicdesign.com . 13 de octubre de 2021 . Consultado el 3 de febrero de 2023 .
  6. ^ Mann, Tobias (5 de diciembre de 2022). "¿Qué tan grave es la latencia de la memoria CXL?". The Next Platform . Consultado el 3 de febrero de 2023 .
  7. ^ Calvert, Will (13 de marzo de 2019). "Intel, Google y otros unen fuerzas para la interconexión CXL". www.datacenterdynamics.com .
  8. ^ ab Cutress, Ian. "Lanzamiento de la especificación CXL 1.0: nueva interconexión de alta velocidad de Intel para la industria". Anandtech . Consultado el 9 de agosto de 2019 .
  9. ^ "Compute Express Link Consortium (CXL) se constituye oficialmente y anuncia una junta directiva ampliada". www.businesswire.com . 17 de septiembre de 2019.
  10. ^ "Compute Express Link: Nuestros miembros". Consorcio CXL . 2020. Consultado el 25 de septiembre de 2020 .
  11. ^ Papermaster, Mark (18 de julio de 2019). "AMD se une a consorcios para promover CXL, una nueva interconexión de alta velocidad para un rendimiento innovador". Community.AMD . Consultado el 25 de septiembre de 2020 .
  12. ^ "El consorcio CXL y PCI-SIG anuncian un acuerdo de memorando de entendimiento sobre marketing". 23 de septiembre de 2021.
  13. ^ "Enlaces industriales".
  14. ^ "El consorcio SNIA y CXL forman una alianza estratégica". 3 de noviembre de 2020. Archivado desde el original el 16 de enero de 2022. Consultado el 16 de enero de 2022 .
  15. ^ "El consorcio DMTF y CXL establecen un registro de trabajo". 14 de abril de 2020.
  16. ^ "El consorcio CXL y el consorcio Gen-Z anuncian un acuerdo de memorando de entendimiento" (PDF) . Beaverton, Oregón. 2 de abril de 2020 . Consultado el 25 de septiembre de 2020 .
  17. ^ "El consorcio CXL y el consorcio Gen-Z anuncian un acuerdo de memorando de entendimiento". 2 de abril de 2020. Consultado el 11 de abril de 2020 .
  18. ^ "Actualización del memorando de entendimiento entre el Consorcio CXL™ y el Consorcio Gen-Z™: un camino hacia el protocolo". 24 de junio de 2021.
  19. ^ Consorcio, CXL (10 de noviembre de 2021). "Explorando el futuro". Compute Express Link .
  20. ^ "CXL absorberá a la generación Z". 9 de diciembre de 2021.
  21. ^ OpenCAPI se integrará a CXL: CXL se convertirá en el estándar dominante de interconexión de CPU
  22. ^ El Consorcio CXL y el Consorcio OpenCAPI firman una carta de intención para transferir las especificaciones de OpenCAPI a CXL
  23. ^ Morgan, Timothy Prickett (23 de noviembre de 2021). "Por fin, una estrategia de interconexión coherente: CXL absorbe a la generación Z". La próxima plataforma .
  24. ^ abc "Compute Express Link (CXL): Todo lo que necesitas saber". Rambus .
  25. ^ "Se anuncia Compute Express Link (CXL) 3.0: velocidades duplicadas y estructuras flexibles".
  26. ^ "Compute Express Link (CXL) 3.0 debuta y gana la guerra de interconexión de CPU". 2 de agosto de 2022.
  27. ^ "¿Cómo se relacionan la nueva familia de FPGAs Intel Agilex y la red de interconexión coherente CXL?". PSG@Intel . 2019-05-03 . Consultado el 2019-08-09 .
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  • Sitio web oficial
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