Extensiones de vectores avanzadas
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Extensiones de la arquitectura del conjunto de instrucciones x86 para microprocesadores de Intel y AMD

Las Extensiones Avanzadas de Vectores ( AVX , también conocidas como Nuevas Instrucciones Gesher y luego Nuevas Instrucciones Sandy Bridge ) son extensiones SIMD para la arquitectura del conjunto de instrucciones x86 para microprocesadores de Intel y Advanced Micro Devices (AMD). Fueron propuestas por Intel en marzo de 2008 y fueron respaldadas por primera vez por Intel con la microarquitectura Sandy Bridge [1] que se lanzó en el primer trimestre de 2011 y luego por AMD con la microarquitectura Bulldozer [2] que se lanzó en el cuarto trimestre de 2011. AVX proporciona nuevas funciones, nuevas instrucciones y un nuevo esquema de codificación.

AVX2 (también conocido como Haswell New Instructions ) amplía la mayoría de los comandos de números enteros a 256 bits e introduce nuevas instrucciones. Intel las admitió por primera vez con la microarquitectura Haswell , que se lanzó en 2013.

AVX-512 amplía el soporte de AVX a 512 bits utilizando una nueva codificación de prefijo EVEX propuesta por Intel en julio de 2013 y admitida por primera vez por Intel con el coprocesador Knights Landing , que se envió en 2016. [3] [4] En los procesadores convencionales, AVX-512 se introdujo con el servidor Skylake y los procesadores HEDT en 2017.

Extensiones de vectores avanzadas

AVX utiliza dieciséis registros YMM para ejecutar una única instrucción en varios datos (consulte SIMD ). Cada registro YMM puede contener y realizar operaciones simultáneas (matemáticas) en:

  • ocho números de punto flotante de precisión simple de 32 bits o
  • cuatro números de punto flotante de doble precisión de 64 bits.

El ancho de los registros SIMD se ha incrementado de 128 bits a 256 bits y se les ha cambiado el nombre de XMM0–XMM7 a YMM0–YMM7 (en el modo x86-64 , de XMM0–XMM15 a YMM0–YMM15). Las instrucciones SSE heredadas todavía se pueden utilizar a través del prefijo VEX para operar en los 128 bits inferiores de los registros YMM.

Esquema de registro AVX-512 como extensión de los registros AVX (YMM0-YMM15) y SSE (XMM0-XMM15)
511 256255 128127 0
  ZMM0    YMM0    XMM0  
ZMM1YMM1XMM1
ZMM2YMM2XMM2
ZMM3YMM3XMM3
ZMM4YMM4XMM4
ZMM5YMM5XMM5
ZMM6YMM6XMM6
ZMM7YMM7XMM7
ZMM8YMM8XMM8
ZMM9YMM9XMM9
ZMM10YMM10XMM10
ZMM11YMM11XMM11
ZMM12YMM12XMM12
ZMM13YMM13XMM13
ZMM14YMM14XMM14
ZMM15YMM15XMM15
ZMM16YMM16XMM16
ZMM17YMM17XMM17
ZMM18YMM18XMM18
ZMM19YMM19XMM19
ZMM20YMM20XMM20
ZMM21YMM21XMM21
ZMM22YMM22XMM22
ZMM23YMM23XMM23
ZMM24YMM24XMM24
ZMM25YMM25XMM25
ZMM26YMM26XMM26
ZMM27YMM27XMM27
ZMM28YMM28XMM28
ZMM29YMM29XMM29
ZMM30YMM30XMM30
ZMM31YMM31XMM31

AVX introduce un formato de instrucción SIMD de tres operandos llamado esquema de codificación VEX , donde el registro de destino es distinto de los dos operandos de origen. Por ejemplo, una instrucción SSE que utiliza la forma convencional de dos operandos a ← a + b ahora puede utilizar una forma no destructiva de tres operandos c ← a + b , conservando ambos operandos de origen. Originalmente, el formato de tres operandos de AVX se limitaba a las instrucciones con operandos SIMD (YMM), y no incluía instrucciones con registros de propósito general (por ejemplo, EAX). Más tarde se utilizó para codificar nuevas instrucciones en registros de propósito general en extensiones posteriores, como BMI . La codificación VEX también se utiliza para instrucciones que operan en los registros de máscara k0-k7 que se introdujeron con AVX-512 .

El requisito de alineación de los operandos de memoria SIMD se ha relajado. [5] A diferencia de sus contrapartes no codificadas con VEX, la mayoría de las instrucciones vectoriales codificadas con VEX ya no requieren que sus operandos de memoria estén alineados con el tamaño del vector. Cabe destacar que la VMOVDQAinstrucción aún requiere que su operando de memoria esté alineado.

El nuevo esquema de codificación VEX introduce un nuevo conjunto de prefijos de código que amplía el espacio de código de operación , permite que las instrucciones tengan más de dos operandos y permite que los registros de vector SIMD tengan más de 128 bits. El prefijo VEX también se puede utilizar en las instrucciones SSE heredadas, lo que les da una forma de tres operandos y hace que interactúen de manera más eficiente con las instrucciones AVX sin la necesidad de VZEROUPPERy VZEROALL.

Las instrucciones AVX admiten SIMD de 128 y 256 bits. Las versiones de 128 bits pueden ser útiles para mejorar código antiguo sin necesidad de ampliar la vectorización y evitar la penalización de pasar de SSE a AVX. Además, son más rápidas en algunas de las primeras implementaciones de AVX de AMD. Este modo a veces se conoce como AVX-128. [6]

Nuevas instrucciones

Estas instrucciones AVX se suman a las que son extensiones de 256 bits de las instrucciones SSE heredadas de 128 bits; la mayoría se pueden utilizar en operandos de 128 bits y de 256 bits.

InstrucciónDescripción
VBROADCASTSS, VBROADCASTSD,VBROADCASTF128Copiar un operando de memoria de 32 bits, 64 bits o 128 bits a todos los elementos de un registro vectorial XMM o YMM.
VINSERTF128Reemplaza la mitad inferior o la mitad superior de un registro YMM de 256 bits con el valor de un operando de origen de 128 bits. La otra mitad del destino permanece inalterada.
VEXTRACTF128Extrae la mitad inferior o la mitad superior de un registro YMM de 256 bits y copia el valor a un operando de destino de 128 bits.
VMASKMOVPS,VMASKMOVPDLee condicionalmente cualquier número de elementos de un operando de memoria vectorial SIMD en un registro de destino, dejando los elementos vectoriales restantes sin leer y estableciendo los elementos correspondientes en el registro de destino a cero. Alternativamente, escribe condicionalmente cualquier número de elementos de un operando de registro vectorial SIMD en un operando de memoria vectorial, dejando los elementos restantes del operando de memoria sin cambios. En la arquitectura del procesador AMD Jaguar, esta instrucción con un operando de origen de memoria tarda más de 300 ciclos de reloj cuando la máscara es cero, en cuyo caso la instrucción no debería hacer nada. Esto parece ser un fallo de diseño. [7]
VPERMILPS,VPERMILPDPermutar en el carril. Mezclar los elementos vectoriales de 32 o 64 bits de un operando de entrada. Estas son instrucciones de 256 bits en el carril, lo que significa que operan en los 256 bits con dos mezclas separadas de 128 bits, por lo que no pueden mezclar en los carriles de 128 bits. [8]
VPERM2F128Mezcle los cuatro elementos vectoriales de 128 bits de dos operandos de origen de 256 bits en un operando de destino de 256 bits, con una constante inmediata como selector.
VTESTPS,VTESTPDPrueba de bits empaquetados de los bits de signo de punto flotante de precisión simple o doble, estableciendo o borrando el indicador ZF basado en AND y el indicador CF basado en ANDN.
VZEROALLEstablezca todos los registros YMM en cero y etiquételos como no utilizados. Se utiliza al cambiar entre el uso de 128 bits y el uso de 256 bits.
VZEROUPPEREstablece la mitad superior de todos los registros YMM en cero. Se utiliza para cambiar entre el uso de 128 bits y el de 256 bits.

CPU con AVX

Las cuestiones relativas a la compatibilidad entre los futuros procesadores Intel y AMD se analizan en el conjunto de instrucciones XOP .

  • A TRAVÉS DE :
    • Nano núcleo cuádruple
    • Edén X4
  • Zhaoxin :
    • Procesadores basados ​​en WuDaoKou (KX-5000 y KH-20000)

Compatibilidad con compiladores y ensambladores

  • Absoft admite el uso del indicador -mavx.
  • El compilador Free Pascal admite AVX y AVX2 con los modificadores -CfAVX y -CfAVX2 a partir de la versión 2.7.1.
  • RAD Studio (v11.0 Alexandria) admite AVX2 y AVX512. [12]
  • Las funciones de ensamblaje en línea del GNU Assembler (GAS) admiten estas instrucciones (accesibles a través de GCC), al igual que las primitivas de Intel y el ensamblador en línea de Intel (muy compatible con GAS, aunque más general en su manejo de referencias locales dentro del código en línea). GAS admite AVX a partir de la versión 2.19 de binutils. [13]
  • GCC a partir de la versión 4.6 (aunque hubo una rama 4.3 con cierto soporte) y Intel Compiler Suite a partir de la versión 11.1 admiten AVX.
  • La versión 4.5.1 del compilador Open64 admite AVX con el indicador -mavx.
  • PathScale admite mediante el indicador -mavx.
  • El compilador Vector Pascal admite AVX a través del indicador -cpuAVX32.
  • El compilador de Visual Studio 2010/2012 admite AVX a través de la configuración intrínseca y el modificador /arch:AVX.
  • NASM a partir de la versión 2.03 y posteriores. Se corrigieron numerosos errores y se realizaron actualizaciones relacionadas con AVX en la versión 2.04. [14]
  • Otros ensambladores como MASM versión VS2010, YASM, [15] FASM y JWASM .

Compatibilidad con sistemas operativos

AVX agrega un nuevo estado de registro a través del archivo de registro YMM de 256 bits de ancho, por lo que se requiere soporte explícito del sistema operativo para guardar y restaurar correctamente los registros expandidos de AVX entre cambios de contexto . Las siguientes versiones de sistemas operativos admiten AVX:

  • DragonFly BSD : soporte agregado a principios de 2013.
  • FreeBSD : se agregó soporte en un parche enviado el 21 de enero de 2012, [16] que se incluyó en la versión estable 9.1. [17]
  • Linux : compatible desde la versión del kernel 2.6.30, [18] lanzada el 9 de junio de 2009. [19]
  • macOS : soporte añadido en la actualización 10.6.8 ( Snow Leopard ) [20] [¿ fuente no confiable? ] publicada el 23 de junio de 2011. De hecho, macOS Ventura no admite procesadores x86 sin el conjunto de instrucciones AVX2. [21]
  • OpenBSD : soporte añadido el 21 de marzo de 2015. [22]
  • Solaris : compatible con Solaris 10 Update 10 y Solaris 11.
  • Windows : compatible con Windows 7 SP1, Windows Server 2008 R2 SP1, [23] Windows 8 , Windows 10 .
    • Windows Server 2008 R2 SP1 con Hyper-V requiere una revisión para admitir procesadores AMD AVX (series Opteron 6200 y 4200), KB2568088
    • Windows XP y Windows Server 2003 no admiten AVX tanto en los controladores del kernel como en las aplicaciones de usuario.

Extensiones vectoriales avanzadas 2

Advanced Vector Extensions 2 (AVX2), también conocida como Haswell New Instructions , [24] es una expansión del conjunto de instrucciones AVX introducido en la microarquitectura Haswell de Intel . AVX2 incluye las siguientes incorporaciones:

  • Expansión de la mayoría de las instrucciones SSE y AVX de vectores enteros a 256 bits
  • Recopilar soporte, lo que permite cargar elementos vectoriales desde ubicaciones de memoria no contiguas
  • Permutaciones de cualquier a cualquier con granularidad DWORD y QWORD
  • desplazamientos vectoriales

A veces, la extensión FMA3 ( multiplicación-acumulación fusionada de tres operandos ) se considera parte de AVX2, ya que Intel la introdujo en la misma microarquitectura de procesador. Se trata de una extensión independiente que utiliza su propio indicador CPUID y se describe en su propia página y no a continuación.

Nuevas instrucciones

InstrucciónDescripción
VBROADCASTSS,VBROADCASTSDCopiar un operando de registro de 32 o 64 bits a todos los elementos de un registro vectorial XMM o YMM. Estas son versiones de registro de las mismas instrucciones en AVX1. Sin embargo, no existe una versión de 128 bits, pero se puede lograr el mismo efecto simplemente utilizando VINSERTF128.
VPBROADCASTB, VPBROADCASTW, VPBROADCASTD,VPBROADCASTQCopiar un registro entero o un operando de memoria de 8, 16, 32 o 64 bits a todos los elementos de un registro vectorial XMM o YMM.
VBROADCASTI128Copiar un operando de memoria de 128 bits a todos los elementos de un registro vectorial YMM.
VINSERTI128Reemplaza la mitad inferior o la mitad superior de un registro YMM de 256 bits con el valor de un operando de origen de 128 bits. La otra mitad del destino permanece inalterada.
VEXTRACTI128Extrae la mitad inferior o la mitad superior de un registro YMM de 256 bits y copia el valor a un operando de destino de 128 bits.
VGATHERDPD, VGATHERQPD, VGATHERDPS,VGATHERQPSRecopila valores de punto flotante de precisión simple o doble utilizando índices y escalas de 32 o 64 bits.
VPGATHERDD, VPGATHERDQ, VPGATHERQD,VPGATHERQQRecopila valores enteros de 32 o 64 bits utilizando índices y escalas de 32 o 64 bits.
VPMASKMOVD,VPMASKMOVQLee condicionalmente cualquier cantidad de elementos de un operando de memoria vectorial SIMD en un registro de destino, dejando los elementos vectoriales restantes sin leer y poniendo a cero los elementos correspondientes en el registro de destino. Alternativamente, escribe condicionalmente cualquier cantidad de elementos de un operando de registro vectorial SIMD en un operando de memoria vectorial, dejando los elementos restantes del operando de memoria sin cambios.
VPERMPS,VPERMDMezcle los ocho elementos vectoriales de 32 bits de un operando de origen de 256 bits en un operando de destino de 256 bits, con un registro o operando de memoria como selector.
VPERMPD,VPERMQMezcle los cuatro elementos vectoriales de 64 bits de un operando de origen de 256 bits en un operando de destino de 256 bits, con un registro o operando de memoria como selector.
VPERM2I128Mezcle (dos de) los cuatro elementos vectoriales de 128 bits de dos operandos de origen de 256 bits en un operando de destino de 256 bits, con una constante inmediata como selector.
VPBLENDDVersión inmediata de doble palabra de las instrucciones PBLEND de SSE4 .
VPSLLVD,VPSLLVQDesplazamiento lógico a la izquierda. Permite desplazamientos variables en los que cada elemento se desplaza según la entrada empaquetada.
VPSRLVD,VPSRLVQDesplazamiento lógico a la derecha. Permite desplazamientos variables en los que cada elemento se desplaza según la entrada empaquetada.
VPSRAVDDesplazamiento aritmético a la derecha. Permite desplazamientos variables en los que cada elemento se desplaza según la entrada empaquetada.

CPU con AVX2

AVX-512

AVX-512 son extensiones de 512 bits para las instrucciones SIMD de Extensiones de Vector Avanzadas de 256 bits para la arquitectura del conjunto de instrucciones x86 propuestas por Intel en julio de 2013. [3]

Las instrucciones AVX-512 están codificadas con el nuevo prefijo EVEX . Permite 4 operandos, 8 nuevos registros de máscara de operaciones de 64 bits , modo de memoria escalar con transmisión automática, control de redondeo explícito y modo de direccionamiento de memoria de desplazamiento comprimido . El ancho del archivo de registros se incrementa a 512 bits y el recuento total de registros se incrementa a 32 (registros ZMM0-ZMM31) en modo x86-64.

AVX-512 consta de varios subconjuntos de instrucciones, no todos los cuales están pensados ​​para ser compatibles con todos los procesadores que los implementan. El conjunto de instrucciones consta de lo siguiente:

  • AVX-512 Foundation (F): agrega varias instrucciones nuevas y expande la mayoría de las instrucciones de punto flotante SSE-SSE4.1 y AVX/AVX2 de 32 bits y 64 bits con el esquema de codificación EVEX para admitir registros de 512 bits, máscaras de operación, transmisión de parámetros y control de excepciones y redondeo integrados
  • Instrucciones de detección de conflictos AVX-512 (CD): detección de conflictos eficiente que permite vectorizar más bucles, con el apoyo de Knights Landing [3]
  • Instrucciones exponenciales y recíprocas (ER) AVX-512: operaciones exponenciales y recíprocas diseñadas para ayudar a implementar operaciones trascendentales, respaldadas por Knights Landing [3]
  • Instrucciones de precarga (PF) AVX-512: nuevas capacidades de precarga, compatibles con Knights Landing [3]
  • Extensiones de longitud vectorial (VL) AVX-512: extiende la mayoría de las operaciones AVX-512 para que también funcionen en registros XMM (128 bits) y YMM (256 bits) (incluidos XMM16-XMM31 y YMM16-YMM31 en modo x86-64) [25]
  • Instrucciones de bytes y palabras (BW) de AVX-512: amplía el AVX-512 para cubrir operaciones con números enteros de 8 y 16 bits [25]
  • Instrucciones de doble palabra y de cuatro palabras (DQ) AVX-512: operaciones con números enteros de 32 y 64 bits mejoradas [25]
  • AVX-512 Multiplicación y suma fusionadas de enteros (IFMA): multiplicación y suma fusionadas para enteros de 512 bits. [26] : 746 
  • Las instrucciones de manipulación de bytes vectoriales (VBMI) de AVX-512 agregan instrucciones de permutación de bytes vectoriales que no están presentes en AVX-512BW.
  • Instrucciones de red neuronal vectorial AVX-512 Precisión variable de palabra (4VNNIW): instrucciones vectoriales para aprendizaje profundo.
  • AVX-512 Instrucciones vectoriales de precisión simple empaquetadas con acumulación multiplicadora fusionada (4FMAPS) para aprendizaje profundo.
  • VPOPCNTDQ: recuento de bits establecido en 1. [27]
  • VPCLMULQDQ – multiplicación sin acarreo de palabras cuádruples. [27]
  • Instrucciones de red neuronal vectorial (VNNI) AVX-512: instrucciones vectoriales para aprendizaje profundo. [27]
  • Instrucciones nuevas del campo de Galois (GFNI) del AVX-512: instrucciones vectoriales para calcular el campo de Galois . [27]
  • Instrucciones AES vectoriales (VAES) AVX-512: instrucciones vectoriales para codificación AES . [27]
  • Instrucciones de manipulación de bytes vectoriales AVX-512 2 (VBMI2): carga, almacenamiento y concatenación de bytes/palabras con desplazamiento. [27]
  • Algoritmos de bits AVX-512 (BITALG): instrucciones de manipulación de bits de byte/palabra que amplían VPOPCNTDQ. [27]
  • Instrucciones de punto flotante AVX-512 Bfloat16 (BF16): instrucciones vectoriales para aceleración de IA.
  • Instrucciones de punto flotante de media precisión AVX-512 (FP16): instrucciones vectoriales para operar con números de punto flotante y complejos con precisión reducida.

Todas las implementaciones solo requieren la extensión de núcleo AVX-512F (AVX-512 Foundation), aunque todas las implementaciones actuales también admiten CD (detección de conflictos). Todos los procesadores centrales con AVX-512 también admiten VL, DQ y BW. Las extensiones de conjunto de instrucciones ER, PF, 4VNNIW y 4FMAPS actualmente solo están implementadas en coprocesadores informáticos Intel.

Las instrucciones SSE/AVX actualizadas en AVX-512F utilizan los mismos mnemónicos que las versiones AVX; pueden operar en registros ZMM de 512 bits y también admitirán registros XMM/YMM de 128/256 bits (con AVX-512VL) y operandos enteros de byte, palabra, palabra doble y palabra cuádruple (con AVX-512BW/DQ y VBMI). [26] : 23 

Tabla de compatibilidad de CPU AVX-512

Subconjunto
F
CD
ES
PF
4FMAPAS
4VNNIW
VPOPCNTDQ
VL
DQ
Blanco y negro
Asociación Internacional de Fabricantes de Maquinaria Agrícolas (IFMA)
Inmunodeficiencia vírica variable
VBMI2
BITALG
VNNI
BF16
VPCLMULQDQ
GFNI
VASO
VP2INTERSECTO
FP16
Desembarco de los Caballeros de Intel (2016)SíSíNo
El molino de los caballeros de Intel (2017)SíNo
Intel Skylake-SP y Skylake-X (2017)NoNoSíNo
Intel Cannon Lake (2018)SíNo
Intel Cascade Lake-SP (2019)NoSíNo
Intel Cooper Lake (2020)NoSíNo
Intel Ice Lake (2019)SíNoSíNo
Intel Tiger Lake (2020)SíNo
Intel Rocket Lake (2021)No
Intel Alder Lake (2021)Nota parcial 1Nota parcial 1
AMD Zen 4 (2022)SíSíNo
Intel Sapphire Rapids (2023)NoSí
AMD Zen 5 (2024)SíNo

[28]

^Nota 1  : Intel no admite oficialmente la familia de instrucciones AVX-512 en losmicroprocesadores Alder Lake . A principios de 2022, Intel comenzó a deshabilitar AVX-512 en el silicio (desactivación de la fusión) en los microprocesadores Alder Lake para evitar que los clientes habilitaran AVX-512. [29] En las CPU de la familia Alder Lake más antiguas con algunas combinaciones heredadas de revisiones de BIOS y microcódigo, era posible ejecutar instrucciones de la familia AVX-512 al deshabilitar todos los núcleos de eficiencia que no contienen el silicio para AVX-512. [30] [31] [32]

Compiladores compatibles con AVX-512

  • Clang 3.9 y versiones posteriores [33]
  • GCC 4.9 y posteriores [34]
  • ICC 15.0.1 y posteriores [35]
  • Compilador C++ de Microsoft Visual Studio 2017 [36]

Ensambladores compatibles con AVX-512

AVX-VNNI, AVX-IFMA

AVX-VNNI es una variante con codificación VEX de la extensión del conjunto de instrucciones AVX512-VNNI . De manera similar, AVX-IFMA es una variante con codificación VEX de AVX512-IFMA . Estas extensiones proporcionan los mismos conjuntos de operaciones que sus contrapartes AVX-512, pero están limitadas a vectores de 256 bits y no admiten ninguna característica adicional de la codificación EVEX , como difusión, registros de máscara de operaciones o acceso a más de 16 registros vectoriales. Estas extensiones permiten la compatibilidad con operaciones VNNI e IFMA incluso cuando no se implementa la compatibilidad total con AVX-512 en el procesador.

CPU con AVX-VNNI

CPU con AVX-IFMA

AVX10

AVX10, anunciado en julio de 2023, [38] es un nuevo conjunto de instrucciones AVX "convergente". Aborda varios problemas de AVX-512, en particular que está dividido en demasiadas partes [39] (20 indicadores de características) y que hace que sea obligatorio admitir vectores de 512 bits. AVX10 presenta una interfaz CPUID simplificada para probar la compatibilidad de instrucciones, que consiste en el número de versión de AVX10 (que indica el conjunto de instrucciones admitidas, siendo las versiones posteriores siempre un superconjunto de una anterior) y la longitud máxima de vector disponible (256 o 512 bits). [40] Se utiliza una notación combinada para indicar la versión y la longitud de vector: por ejemplo, AVX10.2/256 indica que una CPU es capaz de ejecutar la segunda versión de AVX10 con un ancho de vector máximo de 256 bits. [41]

La primera y "temprana" versión de AVX10, denominada AVX10.1, no introducirá ninguna instrucción o característica de codificación más allá de lo que ya está en AVX-512 (específicamente, en Intel Sapphire Rapids : AVX-512F, CD, VL, DQ, BW, IFMA, VBMI, VBMI2, BITALG, VNNI, GFNI, VPOPCNTDQ, VPCLMULQDQ, VAES, BF16, FP16). La segunda versión y "completamente funcional", AVX10.2, introduce nuevas características como el redondeo integrado de YMM y la supresión de todas las excepciones. Para las CPU que admiten AVX10 y vectores de 512 bits, todos los indicadores de características heredados de AVX-512 permanecerán configurados para facilitar que las aplicaciones que admiten AVX-512 continúen utilizando las instrucciones de AVX-512. [41]

AVX10.1/512 se lanzó por primera vez en Intel Granite Rapids [41] (tercer trimestre de 2024) y AVX10.2/512 estará disponible en Diamond Rapids. [42]

APX

APX es una nueva extensión. No se centra en el cálculo vectorial, sino que proporciona extensiones similares a RISC a la arquitectura x86-64 al duplicar el número de registros de propósito general a 32 e introducir formatos de instrucciones de tres operandos. AVX sólo se ve afectado tangencialmente, ya que APX introduce operandos extendidos. [43] [44]

Aplicaciones

  • Adecuado para cálculos intensivos de punto flotante en aplicaciones multimedia, científicas y financieras (AVX2 agrega soporte para operaciones con números enteros ).
  • Aumenta el paralelismo y el rendimiento en los cálculos SIMD de punto flotante .
  • Reduce la carga de registro debido a las instrucciones no destructivas.
  • Mejora el rendimiento del software RAID de Linux (requiere AVX2, AVX no es suficiente) [45]

Software

  • Criptografía
    • Bloombase utiliza AVX, AVX2 y AVX-512 en su módulo criptográfico Bloombase (BCM).
    • Botan utiliza AVX y AVX2 cuando están disponibles para acelerar algunos algoritmos, como ChaCha.
    • Los kits de herramientas BSAFE C utilizan AVX y AVX2 cuando es apropiado para acelerar varios algoritmos criptográficos. [46]
    • Crypto++ utiliza AVX y AVX2 cuando están disponibles para acelerar algunos algoritmos, como Salsa y ChaCha.
    • OpenSSL utiliza funciones criptográficas optimizadas para AVX y AVX2 desde la versión 1.0.2. [47] Se agregó soporte para AVX-512 en la versión 3.0.0. [48] Algunas de estas optimizaciones también están presentes en varios clones y bifurcaciones, como LibreSSL.
    • El kernel de Linux puede utilizar AVX o AVX2, junto con AES-NI como implementación optimizada del algoritmo criptográfico AES-GCM .
    • El kernel de Linux utiliza AVX o AVX2 cuando está disponible, en una implementación optimizada de varios otros cifrados criptográficos: Camellia , CAST5 , CAST6 , Serpent , Twofish , MORUS-1280 y otros primitivos: Poly1305 , SHA-1 , SHA-256 , SHA-512 , ChaCha20 .
    • libsodium utiliza AVX en la implementación de la multiplicación escalar para los algoritmos Curve25519 y Ed25519 , AVX2 para BLAKE2b , Salsa20 , ChaCha20 y AVX2 y AVX-512 en la implementación del algoritmo Argon2 .
  • Ciencia, ingeniería y otros
    • Esri ArcGIS Data Store utiliza AVX2 para el almacenamiento de gráficos. [54]
    • Prime95 /MPrime, el software utilizado para GIMPS , comenzó a utilizar las instrucciones AVX desde la versión 27.1, AVX2 desde la 28.6 y AVX-512 desde la 29.1. [55]
    • dnetc , el software utilizado por distributed.net , tiene un núcleo AVX2 disponible para su proyecto RC5 y pronto lanzará uno para su proyecto OGR-28.
    • Einstein@Home utiliza AVX en algunas de sus aplicaciones distribuidas que buscan ondas gravitacionales . [56]
    • Folding@home utiliza AVX en núcleos de cálculo implementados con la biblioteca GROMACS .
    • Helios utiliza aceleración de hardware AVX y AVX2 en hardware x86 de 64 bits. [57]
    • Horizon: Zero Dawn utiliza AVX en su motor de juego Decima.
    • PCSX2 y RPCS3 son emuladores de PS2 y PS3 de código abierto respectivamente que utilizan instrucciones AVX2 y AVX-512 para emular juegos.
    • Network Device Interface , un protocolo de audio/video IP desarrollado por NewTek para la producción de transmisiones en vivo, utiliza AVX y AVX2 para un mayor rendimiento.
    • TensorFlow desde la versión 1.6 y versiones superiores requiere una CPU que admita al menos AVX. [58]
    • Varios mineros de criptomonedas basados ​​en CPU (como cpuminer de pooler para Bitcoin y Litecoin ) utilizan AVX y AVX2 para varias rutinas relacionadas con la criptografía, incluidas SHA-256 y scrypt .
    • FFTW puede utilizar AVX, AVX2 y AVX-512 cuando estén disponibles.
    • LLVMpipe, un renderizador de software OpenGL en Mesa que utiliza Gallium y la infraestructura LLVM , utiliza AVX2 cuando está disponible.
    • glibc utiliza AVX2 (con FMA ) y AVX-512 para la implementación optimizada de varias funciones matemáticas (es decir expf, sinf, powf, atanf, atan2f) y de cadena ( memmove, memcpy, etc.) en libc .
    • POCL, un lenguaje informático portátil que proporciona la implementación de OpenCL , utiliza AVX, AVX2 y AVX-512 cuando es posible.
    • .NET y .NET Framework pueden utilizar AVX, AVX2 a través del System.Numerics.Vectorsespacio de nombres genérico.
    • .NET Core , a partir de la versión 2.1 y más ampliamente después de la versión 3.0, puede usar directamente todos los intrínsecos AVX, AVX2 a través del System.Runtime.Intrinsics.X86espacio de nombres.
    • EmEditor 19.0 y versiones superiores utilizan AVX2 para acelerar el procesamiento. [59]
    • Microsoft Teams utiliza instrucciones AVX2 para crear un fondo borroso o personalizado detrás de los participantes del chat de video, [60] y para la supresión del ruido de fondo. [61]
    • Las compilaciones personalizadas de Windows de Pale Moon aumentan enormemente la velocidad de navegación gracias al uso de AVX2.
    • simdjson, una biblioteca de análisis JSON , utiliza AVX2 y AVX-512 para lograr una velocidad de decodificación mejorada. [62] [63]
    • x86-simd-sort, una biblioteca con algoritmos de ordenamiento para tipos de datos numéricos de 16, 32 y 64 bits, utiliza AVX2 y AVX-512. La biblioteca se utiliza en NumPy y OpenJDK para acelerar los algoritmos de ordenamiento. [64]
    • zlib-ng, una versión optimizada de zlib , contiene versiones AVX2 y AVX-512 de algunos algoritmos de compresión de datos.
    • El motor OCR Tesseract utiliza AVX, AVX2 y AVX-512 para acelerar el reconocimiento de caracteres. [65]

Reducción de velocidad

Como las instrucciones AVX son más anchas, consumen más energía y generan más calor. La ejecución de instrucciones AVX pesadas a altas frecuencias de reloj de la CPU puede afectar la estabilidad de la CPU debido a una caída excesiva de voltaje durante los transitorios de carga. Algunos procesadores Intel tienen disposiciones para reducir el límite de frecuencia de Turbo Boost cuando se ejecutan dichas instrucciones. Esta reducción ocurre incluso si la CPU no ha alcanzado sus límites térmicos y de consumo de energía. En Skylake y sus derivados, la limitación se divide en tres niveles: [66] [67]

  • L0 (100%): El límite normal de potencia del turbo.
  • L1 (~85 %): límite de "aumento de AVX". Activación suave mediante instrucciones "pesadas" de 256 bits (unidad de punto flotante: matemáticas de coma flotante y multiplicación de enteros). Activación dura mediante instrucciones "livianas" (todas las demás) de 512 bits.
  • L2 (~60%): [ dudoso – discutir ] El límite de "aumento de AVX-512". Activado de forma suave por instrucciones pesadas de 512 bits.

La transición de frecuencia puede ser suave o dura. La transición dura significa que la frecuencia se reduce tan pronto como se detecta una instrucción de este tipo; la transición suave significa que la frecuencia se reduce solo después de alcanzar un número umbral de instrucciones coincidentes. El límite es por subproceso. [66]

En el Lago de Hielo sólo persisten dos niveles: [68]

  • L0 (100%): El límite normal de potencia del turbo.
  • L1 (~97%): se activa con cualquier instrucción de 512 bits, pero solo cuando el impulso de un solo núcleo está activo; no se activa cuando se cargan varios núcleos.

Los procesadores Rocket Lake no activan la reducción de frecuencia al ejecutar cualquier tipo de instrucción vectorial, independientemente del tamaño del vector. [68] Sin embargo, la reducción de la frecuencia aún puede ocurrir debido a otras razones, como alcanzar los límites térmicos y de potencia.

La reducción de la frecuencia de reloj significa que el uso de AVX en una carga de trabajo mixta con un procesador Intel puede generar una penalización de frecuencia. Evitar el uso de instrucciones amplias y pesadas ayuda a minimizar el impacto en estos casos. AVX-512VL permite el uso de operandos de 256 o 128 bits en las instrucciones AVX-512, lo que lo convierte en una opción predeterminada sensata para cargas mixtas. [69]

En las variantes compatibles y desbloqueadas de procesadores que reducen la frecuencia del reloj, las compensaciones de reducción de la relación de reloj (normalmente llamadas compensaciones AVX y AVX-512) son ajustables y se pueden desactivar por completo (establecer en 0x) a través de la utilidad de Overclocking/Tuning de Intel o en el BIOS si es compatible allí. [70]

Véase también

Referencias

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