Convertidor analógico-digital intercalado en el tiempo

Los ADC intercalados en el tiempo (TI) son convertidores analógicos a digitales (ADC) que implican M convertidores que funcionan en paralelo. ^[1] Cada uno de los M convertidores se conoce como sub-ADC, canal o segmento en la literatura. La técnica de intercalado en el tiempo, similar al multihilo en informática, implica el uso de múltiples convertidores en paralelo para muestrear la señal de entrada a intervalos escalonados, lo que aumenta la frecuencia de muestreo general y mejora el rendimiento sin sobrecargar los ADC individuales.

El concepto de intercalación temporal se remonta a la década de 1960. Una de las primeras menciones al uso de múltiples conversores analógicos/digitales para aumentar las tasas de muestreo apareció en el trabajo de Bernard M. Oliver y Claude E. Shannon . Su trabajo pionero sobre la teoría de la comunicación y el muestreo sentó las bases para la base teórica de la intercalación temporal. Sin embargo, las implementaciones prácticas estaban limitadas por la tecnología de la época.

En la década de 1980, se lograron avances significativos: WC Black y DA Hodges de la Universidad de Berkeley implementaron con éxito el primer prototipo de un ADC entrelazado en el tiempo. En particular, diseñaron un conversor entrelazado de 4 vías que funcionaba a 2,5 MSamples/s. Cada segmento del conversor era un ADC de canalización SAR de 7 etapas que funcionaba a 625 kSample/s. Se midió un número efectivo de bits (ENOB) igual a 6,2 para el conversor propuesto con una señal de entrada de sondeo a 100 kHz. El trabajo se presentó en ISSCC 1980 y el artículo se centró en los desafíos prácticos de la implementación de ADCs TI, incluida la sincronización y calibración de múltiples canales para reducir los desajustes. ^[2]

En 1987, Ken Poulton y otros investigadores de HP Labs desarrollaron el primer producto basado en ADC intercalados en el tiempo: el osciloscopio digital HP 54111D. ^[2]

En la década de 1990, la tecnología TI ADC experimentó nuevos avances impulsados ​​por la creciente demanda de conversión de datos a alta velocidad en telecomunicaciones y otros campos. Un proyecto notable durante este período fue el desarrollo de ADC de alta velocidad para osciloscopios digitales por parte de Tektronix . Los ingenieros de Tektronix implementaron ADC TI para lograr las altas tasas de muestreo necesarias para capturar señales transitorias rápidas en equipos de prueba y medición. Como resultado de este trabajo, el Tektronix TDS350, un osciloscopio de almacenamiento digital de dos canales, 200 MHz, 1 GSample/s, se comercializó en 1991. ^[2]

A finales de los años 1990, los ADC de TI se habían vuelto comercialmente viables. Uno de los proyectos clave que mostró el potencial de los ADC de TI fue el desarrollo del estándar GSM (Sistema Global para Comunicaciones Móviles) , donde los ADC de alta velocidad eran esenciales para el procesamiento de señales digitales en teléfonos móviles. Empresas como Analog Devices y Texas Instruments comenzaron a ofrecer ADC de TI como productos estándar, lo que permitió su adopción generalizada en varias aplicaciones. ^[2]

El siglo XXI ha sido testigo de una innovación continua en la tecnología de los ADC de TI. Los investigadores e ingenieros se han centrado en mejorar aún más el rendimiento y la integración de los ADC de TI para satisfacer las crecientes demandas de los sistemas digitales. Entre las figuras clave de esta era se encuentran Boris Murmann y sus colegas de la Universidad de Stanford , que han contribuido al desarrollo de técnicas de calibración avanzadas y métodos de diseño de bajo consumo para los ADC de TI.

En la actualidad, los ADC de TI se utilizan en una amplia gama de aplicaciones, desde telecomunicaciones 5G hasta imágenes médicas de alta resolución. El futuro de los ADC de TI parece prometedor, con investigaciones en curso centradas en mejorar aún más su rendimiento y ampliar sus áreas de aplicación. Las tecnologías emergentes, como los vehículos autónomos , los sistemas de radar avanzados y el procesamiento de señales impulsado por inteligencia artificial , seguirán impulsando la demanda de ADC de alta velocidad y alta resolución.

En un sistema intercalado en el tiempo, el tiempo de conversión requerido por cada sub-ADC es igual a . Si las salidas de los múltiples canales se combinan adecuadamente, el sistema general puede considerarse como un único conversor que opera en un período de muestreo igual a , donde representa el número de canales o sub-ADC en el sistema TI.${\displaystyle T_{\mathrm {clk}}}$${\displaystyle T_{\mathrm {s}}={T_{\mathrm {clk}}}/{M}}$${\estilo de visualización M}$

Para ilustrar este concepto, profundicemos en el proceso de conversión de un ADC TI con referencia a la primera figura de este párrafo. La figura muestra el diagrama de tiempo de un convertidor de datos que emplea cuatro canales intercalados. La señal de entrada (representada como una forma de onda azul) es una onda sinusoidal a una frecuencia . Aquí, es la frecuencia de reloj, que es el recíproco de , el período de muestreo general del ADC TI. Esta relación se alinea con el teorema de muestreo de Shannon-Nyquist , que establece que la frecuencia de muestreo debe ser al menos el doble de la frecuencia más alta presente en la señal de entrada para reconstruir con precisión la señal sin aliasing. ^[3]${\displaystyle V_{\mathrm {en} }}$${\displaystyle f_{\mathrm {in} }={f_{\mathrm {clk} }}/{2}}$${\displaystyle f_{\mathrm {clk} }}$${\displaystyle T_{\mathrm {clk}}}$

En un ADC TI, cada uno de los canales adquiere una muestra de la señal de entrada. La operación de conversión realizada por cada sub-ADC tarda segundos y, después de la conversión, un multiplexor digital selecciona secuencialmente la salida de uno de los sub-ADC. Esta selección se produce en un orden específico, normalmente del primer sub-ADC al sub -ADC, y luego el ciclo se repite. ^[1]${\displaystyle T_{\mathrm {s}}}$${\displaystyle T_{\mathrm {clk}}}$${\estilo de visualización M}$${\displaystyle M^{\text{ésimo}}}$

En cualquier momento dado, cada canal está involucrado en la conversión de diferentes muestras. En consecuencia, la tasa de datos agregada del sistema es más rápida que la tasa de datos de un solo sub-ADC por un factor de . Esto se debe a que el sistema TI esencialmente paraleliza el proceso de conversión a través de múltiples sub-ADC. El factor , que representa el número de canales intercalados, representa el aumento en la tasa de muestreo general de todo el sistema. ^[1]${\estilo de visualización M}$${\estilo de visualización M}$

En conclusión, el método de intercalación temporal aumenta efectivamente la velocidad de conversión de cada sub-ADC en varias veces. Como resultado, aunque cada sub-ADC opera a un ritmo relativamente lento, la salida combinada del sistema TI se caracteriza por una mayor tasa de muestreo. Por lo tanto, la intercalación temporal es una técnica poderosa en el diseño e implementación de convertidores de datos, ya que permite la creación de ADC de alta velocidad utilizando componentes que individualmente tienen capacidades de rendimiento mucho menores en términos de velocidad.${\estilo de visualización M}$

Se pueden implementar dos arquitecturas para un ADC intercalado en el tiempo. ^[4] La primera arquitectura se muestra en la primera figura del párrafo y se caracteriza por la presencia de un único circuito de muestreo y retención (S&H) para toda la estructura. El muestreador opera a una frecuencia y adquiere las muestras para todos los canales del ADC intercalado en el tiempo. Una vez que se adquiere una muestra, un demultiplexor analógico la distribuye al sub-ADC correspondiente. Este enfoque centraliza el proceso de muestreo, asegurando la uniformidad en las muestras adquiridas. Sin embargo, impone estrictos requisitos de velocidad en el circuito S&H ya que debe operar a la frecuencia de muestreo completa del sistema ADC.${\displaystyle f_{\mathrm {s} }={T_{\mathrm {s} }}^{-1}}$

Por el contrario, la segunda arquitectura, ilustrada en la segunda figura del párrafo, emplea diferentes circuitos S&H para cada canal, cada uno de los cuales opera a una frecuencia reducida , donde es nuevamente el número de canales intercalados. Esta solución relaja significativamente los requisitos de velocidad para cada circuito S&H, ya que solo necesitan operar a una fracción de la frecuencia de muestreo general. Este enfoque mitiga el desafío del funcionamiento a alta velocidad de la primera arquitectura. Sin embargo, este beneficio viene con desventajas, a saber, mayor ocupación de área y mayor disipación de potencia debido a los circuitos adicionales necesarios para implementar múltiples circuitos S&H.${\displaystyle ({M\cdot T_{\mathrm {s}})^{-1}}$${\estilo de visualización M}$

La elección entre estas dos arquitecturas depende de los requisitos específicos y las limitaciones de la aplicación. La arquitectura de circuito S&H único ofrece una solución compacta y potencialmente de menor consumo de energía, ya que elimina la redundancia de múltiples circuitos S&H. El muestreo centralizado también puede reducir los desajustes entre canales, ya que todas las muestras se derivan de una única fuente. Sin embargo, el requisito de alta velocidad del circuito S&H único puede ser un desafío significativo, en particular a velocidades de muestreo muy altas, donde lograr el rendimiento necesario puede requerir tecnología más avanzada y costosa. ^[4]

Por otra parte, la arquitectura de circuitos S&H múltiples distribuye la carga de muestreo, lo que permite que cada circuito S&H funcione a una velocidad menor. Esto puede ser ventajoso en aplicaciones donde los circuitos de alta velocidad son difíciles o costosos de implementar. Además, esta arquitectura puede ofrecer una mayor flexibilidad en la gestión de los desajustes de tiempo y ganancia entre canales. Cada circuito S&H se puede optimizar de forma independiente para sus condiciones de funcionamiento específicas, lo que potencialmente conduce a un mejor rendimiento general. Las desventajas incluyen un mayor espacio ocupado por el circuito integrado y un mayor consumo de energía, que pueden ser factores críticos en aplicaciones sensibles a la energía o con limitaciones de espacio. ^[4]

En la práctica, la elección entre estas arquitecturas está influida por varios factores, entre ellos la frecuencia de muestreo requerida, el presupuesto de potencia, el área de silicio disponible y el nivel aceptable de complejidad en la calibración y la corrección de errores. Por ejemplo, en sistemas de comunicación de alta velocidad, la arquitectura de circuito S&H único podría ser la preferida a pesar de sus estrictos requisitos de velocidad, debido a su diseño compacto y al consumo de energía potencialmente menor. Por el contrario, en aplicaciones en las que la potencia es una preocupación menor pero alcanzar velocidades ultraaltas es un desafío, la arquitectura de circuito S&H múltiple podría ser más adecuada.

Lo ideal es que todos los sub-ADC sean idénticos. Sin embargo, en la práctica, terminan siendo ligeramente diferentes debido a las variaciones de proceso, voltaje y temperatura (PVT). Si no se solucionan, los desajustes de los sub-ADC pueden poner en peligro el rendimiento de los ADC TI, ya que aparecen en el espectro de salida como tonos espectrales. ^[5]

Los desajustes de compensación (es decir, diferentes compensaciones referidas a la entrada para cada sub-ADC) se superponen a la señal convertida como una secuencia de período , que afecta el espectro de salida del ADC con tonos espurios, cuya potencia depende de la magnitud de las compensaciones, ubicadas en frecuencias , donde M representa el número de canales y k es un número entero arbitrario de a . ^[5]${\displaystyle M\cdot T_{\mathrm {s}}}$${\displaystyle f=({k}/{M})\cdot f_{\mathrm {s}}}$${\estilo de visualización 0}$${\estilo de visualización M-1}$

Los errores de ganancia afectan la amplitud de la señal convertida y se transfieren a la salida como una modulación de amplitud (AM) de la señal de entrada con una secuencia de período . De hecho, este mecanismo introduce armónicos espurios en frecuencias , cuya potencia depende tanto de la amplitud de la señal de entrada como de la magnitud de la secuencia de errores de ganancia. ^[5]${\displaystyle M\cdot T_{\mathrm {s}}}$${\displaystyle f=\pm f_{\mathrm {in} }+({k}/{M})\cdot f_{\mathrm {s} }}$

Finalmente, los desajustes de sesgo se deben a que los canales están sincronizados por diferentes fases de la misma señal de reloj. Si una señal de temporización está sesgada con respecto a las demás, se generarán armónicos espurios en el espectro de salida. Se puede demostrar que estos espurios se encuentran en las frecuencias . Además, su potencia depende tanto de la magnitud del sesgo entre las fases de control como del valor de la frecuencia de la señal de entrada. ^[5]${\displaystyle f=\pm f_{\mathrm {in} }+({k}/{M})\cdot f_{\mathrm {s} }}$

Los desajustes de canal en un ADC TI pueden degradar seriamente su rango dinámico libre de espurias (SFDR) y su relación señal-ruido y distorsión (SNDR) . Para recuperar la pureza espectral del conversor, la solución probada consiste en compensar estas no idealidades con correcciones implementadas digitalmente. A pesar de poder recuperar la pureza espectral general mediante la supresión de los desajustes, las calibraciones digitales pueden aumentar significativamente el consumo de energía general del receptor y pueden no ser tan efectivas cuando la señal de entrada es de banda ancha. Por esta razón, se deben investigar activamente métodos para proporcionar mayor estabilidad y usabilidad en casos del mundo real. ^[5]

A medida que evolucionan los sistemas de comunicaciones celulares, el rendimiento de los receptores se vuelve cada vez más exigente. Por ejemplo, el ancho de banda del canal ofrecido por la red 4G puede ser de hasta 20 MHz, mientras que puede variar desde 400 MHz hasta 1 GHz en la red 5G NR actual . ^[6] Además de eso, la complejidad de la modulación de la señal también aumentó de 64-QAM en 4G a 256-QAM en 5G NR.

Los requisitos más estrictos imponen nuevos desafíos de diseño a los receptores modernos, cuyo rendimiento depende de la interfaz analógico-digital proporcionada por los ADC. En los receptores 4G, la conversión de datos se realiza mediante moduladores Delta-Sigma (DSM) , ^[7] ya que son fácilmente reconfigurables: es suficiente modificar la relación de sobremuestreo (OSR) , el orden de bucle o la resolución del cuantificador para ajustar el ancho de banda del convertidor de datos según la necesidad. ^[7] Esta es una característica deseable de un ADC en receptores que admiten múltiples estándares de comunicación inalámbrica.

En los receptores 5G, en cambio, los DSM no son la opción preferida: el ancho de banda del receptor tiene que ser superior a unos pocos cientos de MHz, mientras que el ancho de banda de la señal de un DSM es solo una fracción de la mitad de la frecuencia de muestreo . En términos matemáticos, . Por lo tanto, en la práctica, es difícil, si no imposible, lograr la frecuencia de muestreo requerida con DSM. Por esta razón, los receptores 5G generalmente dependen de los ADC de Nyquist, en los que el ancho de banda de la señal puede ser tan alto como , según el teorema de muestreo de Shannon-Nyquist.${\displaystyle (f_{\mathrm {b} })}$${\displaystyle (f_{\mathrm {s} })}$${\displaystyle f_{\mathrm {b} }\leq {f_{\mathrm {s} }}/({2\cdot {\mathit {OSR}}})}$${\displaystyle {f_{\mathrm {s} }}/{2}}$

Los ADC empleados en los receptores 5G no solo requieren una alta tasa de muestreo para manejar grandes anchos de banda de canal, sino también un número razonable de bits. Una alta resolución es necesaria para que el convertidor de datos permita el uso de esquemas de modulación de orden alto, que son fundamentales para lograr altos rendimientos con una utilización eficiente del ancho de banda. La resolución de un convertidor de datos se define como el valor de voltaje mínimo que puede resolver, es decir, su Bit Menos Significativo (LSB) . El último parámetro depende del número de bits físicos ( N ) del convertidor como (donde FSR es el rango de escala completa del ADC). Por lo tanto, cuanto mayor sea el número de niveles, más fina será la conversión. En la práctica, sin embargo, el ruido (por ejemplo, fluctuación y ruido térmico ) plantea un límite fundamental en la resolución alcanzable, que es menor que el número físico de bits y generalmente se expresa en términos de ENOB.${\displaystyle {\mathit {LSB}}={\mathit {FSR}}/{2^{N}}}$

Por lo general, para los receptores 5G, los ADC con un ENOB de 12 bits y un ancho de banda de hasta GHz son la opción más favorable. ^[6] Los ADC entrelazados en el tiempo se emplean con frecuencia para esta aplicación, ya que son capaces de cumplir con los requisitos mencionados anteriormente. De hecho, los ADC TI utilizan múltiples canales ADC que operan en paralelo y esta técnica aumenta efectivamente la frecuencia de muestreo general, lo que permite que el receptor maneje los amplios anchos de banda requeridos por la red 5G.

Un receptor es uno de los componentes esenciales de un sistema de comunicación . En particular, un receptor es responsable de la conversión de señales de radio en palabras digitales para permitir que la señal sea procesada posteriormente por dispositivos electrónicos. Normalmente, un receptor incluye una antena , un filtro preselector , un amplificador de bajo ruido (LNA) , un mezclador , un oscilador local , un filtro de frecuencia intermedia (IF), un demodulador y un convertidor analógico a digital.

La antena es el primer componente de un sistema receptor; capta las ondas electromagnéticas del aire y las convierte en señales eléctricas. Estas señales son filtradas por el preselector, que garantiza que sólo el rango de frecuencia deseado de las señales captadas por la antena pase a las siguientes etapas del receptor. La señal es luego amplificada por un LNA. La acción de amplificación asegura que la señal sea lo suficientemente fuerte como para ser procesada de manera efectiva por las etapas posteriores del sistema. La señal amplificada se mezcla luego con una señal estable del oscilador local para producir una señal de frecuencia intermedia (FI). Este proceso, conocido como heterodinación , cambia la frecuencia de la señal recibida a una FI más baja y más manejable. La señal FI se somete a un filtrado adicional para eliminar cualquier señal no deseada y ruido restante. Finalmente, un demodulador extrae la señal de información original de la onda portadora modulada. Precisamente, el demodulador convierte la señal FI nuevamente en la señal de banda base, que contiene la información transmitida. Se pueden utilizar diferentes técnicas de demodulación según el tipo de modulación empleada (por ejemplo, modulación de amplitud (AM) , modulación de frecuencia (FM) o modulación de fase (PM) ). Como último paso, un ADC convierte la señal analógica continua en una señal digital discreta, que puede procesarse mediante procesadores de señales digitales (DSP) o microcontroladores . Este paso es crucial para permitir técnicas avanzadas de procesamiento de señales digitales.

Para mejorar aún más la eficiencia energética y el costo de un receptor, está surgiendo el paradigma del muestreo directo de RF. Según esta técnica, la señal analógica en frecuencia de radio simplemente se alimenta al ADC, evitando por completo la conversión descendente a una frecuencia intermedia. ^[8]

El muestreo directo de RF presenta ventajas significativas en términos de diseño y rendimiento del sistema. Al eliminar la etapa de conversión descendente, se reduce la complejidad del diseño, lo que conduce a un menor consumo de energía y menor costo. Además, la ausencia del mezclador y del oscilador local significa que hay menos componentes que pueden introducir ruido y distorsión, lo que potencialmente mejora la relación señal/ruido (SNR) y la linealidad del receptor. ^[8]

Sin embargo, el muestreo directo de la señal de radiofrecuencia impone requisitos estrictos en cuanto al rendimiento del ADC. El ancho de banda de la señal del ADC en el receptor debe ser de unos pocos GHz para manejar las señales de alta frecuencia directamente. Lograr valores tan altos con un solo ADC es un desafío debido a las limitaciones en velocidad, consumo de energía y resolución. ^[8]

Para cumplir con estos exigentes requisitos, generalmente se adoptan sistemas de ADC intercalados en el tiempo. De hecho, los ADC TI utilizan múltiples sub-ADC más lentos que funcionan en paralelo, cada uno de los cuales muestrea la señal de entrada en diferentes intervalos de tiempo. Al intercalar el proceso de muestreo, se aumenta la tasa de muestreo efectiva del sistema general, lo que le permite manejar los altos anchos de banda necesarios para el muestreo de RF directo.